一种MCU的存取记忆体数字电路架构制造技术

本发明专利技术公开了一种MCU的存取记忆体数字电路架构，其包括有单口SRAM和仲裁器，所述仲裁器包括有Slave接口1和Slave接口2，所述Slave接口1和Slave接口2均允许访问相同的SRAM地址空间，所述Slave接口1仅用于接收单笔传输数据，所述Slave接口2仅用于接收突发式传送数据，当所述Slave接口2接收来自某装置的突发式传送访问时，允许所述Slave接口1接收来自另一装置的单笔传输访问。相比现有技术而言，本发明专利技术利用目前市面上的BUSmatrix架构加上记忆体装置架构的改良而产生独特的MCU数字电路架构，从而解决通道被占用而影响系统性能问题。从而解决通道被占用而影响系统性能问题。从而解决通道被占用而影响系统性能问题。

【技术实现步骤摘要】
一种MCU的存取记忆体数字电路架构


[0001]本专利技术涉及数字电路，尤其涉及一种MCU的存取记忆体数字电路架构。

技术介绍

[0002]传统数字系统架构请参见图1，一般用于MCU的数字系统BUS为AMBA AHB BUS，其中M表示主装置，S表从装置，BUS上可以有多个主装置及从装置，其中CPU也属于主装置之一，而记忆装置(SRAM或Flash)也属于从装置之一。
[0003]请参见图2，当DMA在访问SRAM之时，CPU或任何主装置无法同时访问SRAM的，因为传统BUS只允许同一时刻一对装置在交互数据。
[0004]请参见图3，对于BUS Matrix架构，可以解决同一时间内多对访问(各对不相干)的问题，在架构上，图3架构相比图2在数据传输效能上效果更好，因为在单时间内，数据量变多了，而且不会因有一对装置在传递数据时而阻塞另一对的装置传递。
[0005]请参见图4，对于大量数据想存取于记忆体中，必需发起三步骤：(1)CPU告知DMA要存或取数据在记忆装置的位置及从哪一个装置搬运；(2)从指定的从装置去搬运；(3)数据搬运到哪里？以图1、4为例是从I2C的某地址位透过DMA搬数据到SRAM的某地址位，所以要完成I2C的数据搬移到记忆装置上必须要先设置DMA要搬运数据的起始位置及目的位置，然后DMA发起搬运命令并向I2C对应位置读取数据，透过BUS将该数据写入对应位置。一般DMA发起数据传输到SRAM的某地址位是以BURST方式传送如图3
‑
6，因此可以减少对BUS的请求。
[0006]但是，当某装置发起BURST传输时，如图3
‑
6所示，该装置已占用了通道，以上述架构为例，DMA已经占据了一个对SRAM访问的通道，以致于在占用的期间，其他装置无法访问SRAM，如此时CPU想访问SRAM是不可能的，除非BUS仲裁中断DMA对SRAM传输，把BUS使用权转给CPU，如此会造成系统的烦琐处理资料传送问题。具体地，占据特定BUS通道原因有二：一是传输数据过多，另一是READY被下拉表示有事被打断要暂停传送资料，无论是第一或第二情况，都会造成对SRAM的存储性能降低，进而影响系统性能，请参见图5和图6。

技术实现思路

[0007]本专利技术要解决的技术问题在于，针对现有技术的不足，提供一种同时利用两个SLAVE通道来接受另一个装置的访问，通过改善SRAM控制器使其拥有两个SLAVE通道来解决通道被占用的问题，进而提升系统性能的MCU的存取记忆体数字电路架构。
[0008]为解决上述技术问题，本专利技术采用如下技术方案。
[0009]一种MCU的存取记忆体数字电路架构，其包括有单口SRAM和仲裁器，所述仲裁器包括有Slave接口1和Slave接口2，所述Slave接口1和Slave接口2均允许访问相同的SRAM地址空间，所述Slave接口1仅用于接收单笔传输数据，所述Slave接口2仅用于接收突发式传送数据，当所述Slave接口2接收来自某装置的突发式传送访问时，允许所述Slave接口1接收来自另一装置的单笔传输访问。
[0010]优选地，利用预设的静态随机存储控制器区分来自Slave接口1是否为单笔传输：
由ARMAHB协议定义，若满足HBURST＝0则认定为单笔传输。
[0011]优选地，当HBURST≠0时所述静态随机存储控制器接收来自slave接口2的访问。
[0012]优选地，因使用单口SRAM，故同一SRAM的时钟周期只接收来自slave接口1或slave接口2的读写数据，当某装置进行突发式传送且遇到HREADY下拉时，若有另一装置通过单笔传输访问SRAM，则所述仲裁器将SRAM访问权转给该另一装置。
[0013]本专利技术公开的MCU的存取记忆体数字电路架构，在相同工艺、相同系统频率和相同CPU的条件下，本专利技术改善了数据对于记忆装置的存储性能，即搭配BUS Matrix架构将SRAM控制器改善为可以同时有两个SLAVE通道来接受另一个装置的访问，借由改善SRAM控制器，使其拥有两个SLAVE通道来解决由于通道被占用的问题，相比现有技术而言，本专利技术利用目前市面上的BUS Matrix架构加上记忆体装置架构的改良而产生独特的MCU数字电路架构，从而解决通道被占用而影响系统性能问题。
附图说明
[0014]图1为传统数字系统架构示意图一；
[0015]图2为传统数字系统架构示意图二；
[0016]图3为传统数字系统架构示意图三；
[0017]图4为传统数字系统架构示意图四；
[0018]图5为传统数字系统架构的数据时序图；
[0019]图6为传统数字系统架构示意图五；
[0020]图7为本专利技术要实现的数字电路架构示意图；
[0021]图8为本专利技术存取记忆体组成框图；
[0022]图9为单笔传输数据格式示意图；
[0023]图10为本专利技术数字系统架构的数据时序图；
[0024]图11为本专利技术存取记忆体数字电路架构数据处理过程的流程图。
具体实施方式
[0025]下面结合附图和实施例对本专利技术作更加详细的描述。
[0026]本专利技术公开了一种MCU的存取记忆体数字电路架构，请参见图7、图8和图11，其包括有单口SRAM1和仲裁器2，所述仲裁器2包括有Slave接口1和Slave接口2，所述Slave接口1和Slave接口2均允许访问相同的SRAM地址空间，所述Slave接口1仅用于接收单笔传输数据，所述Slave接口2仅用于接收突发式传送数据，当所述Slave接口2接收来自某装置的突发式传送访问时，允许所述Slave接口1接收来自另一装置的单笔传输访问。
[0027]基于上述架构，在相同工艺、相同系统频率和相同CPU的条件下，本专利技术改善了数据对于记忆装置的存储性能，即搭配BUS Matrix架构将SRAM控制器改善为可以同时有两个SLAVE通道来接受另一个装置的访问，借由改善SRAM控制器，使其拥有两个SLAVE通道来解决由于通道被占用的问题，相比现有技术而言，本专利技术利用目前市面上的BUS Matrix架构加上记忆体装置架构的改良而产生独特的MCU数字电路架构，从而解决通道被占用而影响系统性能问题。
[0028]请参见图9，在本实施例中，利用预设的静态随机存储控制器(SRAM Controller)
区分来自Slave接口1是否为单笔传输：由AMBA AHB协议定义，若满足HBURST＝0则认定为单笔传输。
[0029]作为一种优选方式，当HBURST≠0时所述静态随机存储控制器接收来自slave接口2的访问。进一步地，因使用单口SRAM，故同一SRAM的时钟周期只接收来自slave接口1或slave接口2的读写数据，当某装置进行突发式传送且遇到HREADY下拉时，若有另一装置通过单笔传输访问SRAM，则所述仲裁器将SRAM访问权转给该另一装置。
[0030]具体地，在本实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MCU的存取记忆体数字电路架构，其特征在于，包括有单口SRAM(1)和仲裁器(2)，所述仲裁器(2)包括有Slave接口1和Slave接口2，所述Slave接口1和Slave接口2均允许访问相同的SRAM地址空间，所述Slave接口1仅用于接收单笔传输数据，所述Slave接口2仅用于接收突发式传送数据，当所述Slave接口2接收来自某装置的突发式传送访问时，允许所述Slave接口1接收来自另一装置的单笔传输访问。2.如权利要求1所述的MCU的存取记忆体数字电路架构，其特征在于，利用预设的静态随机存储控制器区分来自Slave接...

【专利技术属性】
技术研发人员：李福文，余佳，
申请(专利权)人：深圳晟华电子有限公司，
类型：发明
国别省市：