一种提高发光效率的LED外延结构及制备方法技术

本发明专利技术涉及一种提高发光效率的LED外延结构及制备方法，属于LED外延结构技术领域。LED外延结构包括从下到上依次设置的衬底、缓冲层、N型半导体层、复合量子阱层、边缘量子垒层、电子阻挡层和P型半导体层，其中，复合量子阱层包括交替设置的量子垒和量子阱，生长方向为沿着衬底垂直指向于N型半导体层，电子阻挡层的势垒高度高于边缘量子垒层的势垒高度，使边缘量子垒层在复合量子阱层和电子阻挡层之间形成空穴存储区和电子阻挡区域。本发明专利技术增加空穴在靠近量子阱区域的储存，避免电子与空穴在非复合量子阱区域发生复合发光，从而提升LED的发光效率。发光效率。发光效率。

【技术实现步骤摘要】
一种提高发光效率的LED外延结构及制备方法


[0001]本专利技术涉及一种提高发光效率的LED外延结构及制备方法，属于LED外延结构


技术介绍

[0002]发光二极管(LED，Light Emitting Diode)是一种能发光的半导体电子元件。近年来LED因其具有耗电低、寿命长、体积小、节能环保等优点得到了广泛的应用，可以应用于室内外照明、交通灯、背光源等领域。其中III
‑
V族As，P化物在电学、光学领域受到广泛的关注与应用，但现实应用中由于材料、结构以及工艺的限制，各类新兴LED产品大规模应用依旧存在电子束缚不足导致的溢流严重，空穴注入效率低限制了发光效率的进一步提升等一系列问题；这些都阻碍了载流子在有源区的高效复合，为了LED大规模商业化，减小电子泄露、增加空穴注入效率、促进载流子在有源区的高效复合，成为提升LED发光效率的关键所在。
[0003]目前，为了减少电子泄露，通常在在P型半导体层的一侧利用AlGaInP组分构成电子阻挡层。然而，上述AlGaInP组分的电子阻挡层，增加电子阻挡的同时，也阻挡了空穴注入；同时，还会面临一些其它问题，如与邻近层的晶格失配带来晶体质量下降，无法形成一个良好的界面。为此，提出本专利技术。

技术实现思路

[0004]针对现有技术的不足，本专利技术提供一种提高发光效率的LED外延结构，增加空穴在靠近量子阱区域的储存，避免电子与空穴在非复合量子阱区域发生复合发光，从而提升LED的发光效率。
[0005]本专利技术的技术方案如下：
[0006]一种提高发光效率的LED外延结构，包括从下到上依次设置的衬底、缓冲层、N型半导体层、复合量子阱层、边缘量子垒层、电子阻挡层和P型半导体层，其中，
[0007]复合量子阱层包括交替设置的量子垒和量子阱，生长方向为沿着衬底垂直指向于N型半导体层，电子阻挡层的势垒高度高于边缘量子垒层的势垒高度，使边缘量子垒层在复合量子阱层和电子阻挡层之间形成空穴存储区和电子阻挡区域。
[0008]优选的，量子垒包括AlGaInP层，量子阱包括GaInP层，边缘量子垒层包括若干个Al
x
Ga
y
In
z
P层。
[0009]进一步优选的，Al
x
Ga
y
In
z
P层中，0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1。
[0010]优选的，边缘量子垒层若干个Al
x
Ga
y
In
z
P层中，x由复合量子阱层指向电子阻挡层的方向递减，y、z由复合量子阱层指向电子阻挡层的方向递增。
[0011]优选的，边缘量子垒层包括P型掺杂的Al
x
Ga
y
In
z
P层和非掺杂的Al
x
Ga
y
In
z
P层，其中，靠近电子阻挡层的Al
x
Ga
y
In
z
P层为P型掺杂的Al
x
Ga
y
In
z
P层，使其在避免电子与空穴在非复合量子阱区域进行复合发光的同时，通过P型掺杂提供更多的空穴，进一步增加空穴在靠近复合量子阱区域的储存及迁移能力，从而提高LED发光效率，其余为非掺杂的Al
x
Ga
y
In
z
P
层。
[0012]优选的，电子阻挡层为Al
a
Ga
b
In
c
P层和Al
x
Ga
y
In
z
P层交替堆叠的超晶格结构，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a。
[0013]优选的，衬底为蓝宝石、SiC、Si、AlGaInP、GaAs中的任意一种。
[0014]优选的，缓冲层为N型掺杂的GaAs缓冲层，N型半导体层为AlInP层。
[0015]上述提高发光效率的LED外延结构的制备方法，步骤如下：
[0016](1)将衬底放入MOCVD反应室中，温度环境为850℃左右，通入AsH3源，进行5分钟左右的预处理，然后降温至720℃左右，通入Ga源，生长N型掺杂的GaAs缓冲层；
[0017](2)关闭AsH3源和Ga源，通入Al、In源和PH3，环境温度为750℃，生长AlInP层，得到N型半导体层；
[0018](3)关闭掺杂源，持续通入Al，Ga源和In源，生长AlGaInP量子垒，接着关闭Al源，生长GaInP量子阱，重复生长10～15周期，构成复合量子阱层；
[0019](4)通入Al源，并调节铝组分，生长Al
x
Ga
y
In
z
P层，靠近复合量子阱层一侧的Al
x
Ga
y
In
z
P层中铝组分最大，最顶层的Al
x
Ga
y
In
z
P层中铝组分最小，同时，在最顶层的Al
x
Ga
y
In
z
P层中通入P型掺杂源，构成边缘量子垒层；
[0020](5)关闭P型掺杂源，并调整铝组分，生长交替堆叠的Al
a
Ga
b
In
c
P层和Al
x
Ga
y
In
z
P层，构成电子阻挡层；
[0021](6)将温度调整至750℃，关闭Ga源，通入Cp2Mg，生长P型AlInP层，掺杂浓度为0.5*10
18
cm
‑3‑
1*10
18
cm
‑3，得到P型半导体层。
[0022]优选的，步骤(1)中，GaAs缓冲层生长厚度为10nm，步骤(2)中AlInP层生长厚度为30nm左右，步骤(3)中AlGaInP量子垒生长厚度为10nm，GaInP量子阱生长厚度为10nm，步骤(6)中P型AlInP层生长厚度为30nm。
[0023]本专利技术的有益效果在于：
[0024]1、本专利技术提供的外延结构，在复合量子阱层和电子阻挡层中间生长一个边缘量子垒层，且电子阻挡层的势垒高度需高于边缘量子垒层的势垒高度，使边缘量子垒层在复合量子阱层和电子阻挡层之间形成空穴存储区及电子阻挡区域，以避免电子与空穴在非复合量子阱区域发生复合发光。
[0025]2、本专利技术在边缘量子垒层的若干个Al
x
Ga
y
In
z
P层中，铝组分随复合量子阱层指向电子阻挡层的方向降低，使靠近复合量子阱层一侧具有较高的势垒高度，对N型半导体层的电子注入起到阻挡作用，避免其进入非复合量子阱区域；而所述电子阻挡本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提高发光效率的LED外延结构，其特征在于，包括从下到上依次设置的衬底、缓冲层、N型半导体层、复合量子阱层、边缘量子垒层、电子阻挡层和P型半导体层，其中，复合量子阱层包括交替设置的量子垒和量子阱，生长方向为沿着衬底垂直指向于N型半导体层，电子阻挡层的势垒高度高于边缘量子垒层的势垒高度，使边缘量子垒层在复合量子阱层和电子阻挡层之间形成空穴存储区和电子阻挡区域。2.如权利要求1所述的提高发光效率的LED外延结构，其特征在于，量子垒包括AlGaInP层，量子阱包括GaInP层，边缘量子垒层包括若干个Al
x
Ga
y
In
z
P层。3.如权利要求2所述的提高发光效率的LED外延结构，其特征在于，Al
x
Ga
y
In
z
P层中，0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1。4.如权利要求3所述的提高发光效率的LED外延结构，其特征在于，边缘量子垒层若干个Al
x
Ga
y
In
z
P层中，x由复合量子阱层指向电子阻挡层的方向递减，y、z由复合量子阱层指向电子阻挡层的方向递增。5.如权利要求4所述的提高发光效率的LED外延结构，其特征在于，边缘量子垒层包括P型掺杂的Al
x
Ga
y
In
z
P层和非掺杂的Al
x
Ga
y
In
z
P层，其中，靠近电子阻挡层的Al
x
Ga
y
In
z
P层为P型掺杂的Al
x
Ga
y
In
z
P层，其余为非掺杂的Al
x
Ga
y
In
z
P层。6.如权利要求5所述的提高发光效率的LED外延结构，其特征在于，电子阻挡层为Al
a
Ga
b
In
c
P层和Al
x
Ga
y
In
z
P层交替堆叠的超晶格结构，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a。7.如权利要求...

【专利技术属性】
技术研发人员：刘春华，张新，于军，邓桃，范洋洋，
申请(专利权)人：山东华光光电子股份有限公司，
类型：发明
国别省市：