主站控制器控制方法、装置、设备及存储介质制造方法及图纸

本发明专利技术公开了一种主站控制器控制方法、装置、设备及存储介质，该方法包括：FPGA芯片生成总线周期中断和脉冲输出完成中断，并将总线周期中断和脉冲输出完成中断发送至CPU单元；CPU单元在总线周期中断中获取主站系统时钟和从站系统时钟之间的时间差；在脉冲输出完成中断中获取周期规划数据，并将时间差和周期规划数据写入FPGA芯片；FPGA芯片根据时间差和周期规划数据同时对总线和脉冲进行输出控制。本发明专利技术中CPU单元将获取的主站系统时钟和从站系统时钟之间的时间差和周期规划数据写入FPGA芯片，FPGA芯片根据时间差和周期规划数据同时对总线和脉冲进行输出控制，实现了对脉冲电机和总线电机的同时控制。线电机的同时控制。线电机的同时控制。

【技术实现步骤摘要】
主站控制器控制方法、装置、设备及存储介质


[0001]本专利技术涉及电机控制
，尤其涉及一种主站控制器控制方法、装置、设备及存储介质。

技术介绍

[0002]随着电子技术的发展，当前PLC和运动控制器都在慢慢进入总线时代，EtherCAT(以太网控制自动化技术)总线是目前发展最好，配套最齐全的现场总线。自动化对通讯一般会要求较短的资料更新时间(或称为周期时间)、资料同步时的通讯抖动量低，而且硬件的成本要低，EtherCAT开发的目的就是让以太网可以运用在自动化应用中。
[0003]现有的方案中可以将EtherCAT总线应用于对电机的控制中，通过EtherCAT总线主站对总线电机进行控制，但由于脉冲控制的电机有很大的成本优势，因此也需要实现对脉冲电机的控制，然而为保证实时性脉冲控制一般由主站FPGA芯片发出，而EtherCAT总线时钟必须基于从站实时调整，所以对于不使用操作系统的主站来说，脉冲电机控制和总线控制就必须基于两个不同基准时钟，一个基于FPGA本地时钟，一个基于从站的本地时钟，因此无法实现对脉冲电机和总线电机的同时控制。
[0004]上述内容仅用于辅助理解本专利技术的技术方案，并不代表承认上述内容是现有技术。

技术实现思路

[0005]本专利技术的主要目的在于提供了一种主站控制器控制方法、装置、设备及存储介质，旨在解决现有技术中无法实现对脉冲电机和总线电机进行同时控制的技术问题。
[0006]为实现上述目的，本专利技术提供了一种主站控制器控制方法，所述方法应用于主站控制器，所述主站控制器包括FPGA芯片和CPU单元，所述FPGA芯片和所述CPU单元之间通过内部并行数据总线连接，所述CPU单元通过以太网接口连接EtherCAT总线，所述方法包括：
[0007]所述FPGA芯片生成总线周期中断和脉冲输出完成中断，并将所述总线周期中断和所述脉冲输出完成中断发送至所述CPU单元；
[0008]所述CPU单元在所述总线周期中断中获取主站系统时钟和从站系统时钟之间的时间差；
[0009]所述CPU单元在所述脉冲输出完成中断中获取周期规划数据，并将所述时间差和所述周期规划数据写入所述FPGA芯片；
[0010]所述FPGA芯片根据所述时间差和所述周期规划数据同时对总线和脉冲进行输出控制。
[0011]可选地，所述FPGA芯片生成总线周期中断和脉冲输出完成中断，并将所述总线周期中断和所述脉冲输出完成中断发送至所述CPU单元的步骤之前，还包括：
[0012]所述FPGA芯片生成系统时钟，并将所述系统时钟发送至CPU单元；
[0013]所述CPU单元在接收到所述系统时钟时，控制从站基于所述系统时钟将从站系统
时钟调整至主站系统时钟的目标范围内。
[0014]可选地，所述CPU单元在接收到所述系统时钟时，控制从站基于所述系统时钟将从站系统时钟调整至主站系统时钟的目标范围内的步骤，包括：
[0015]所述CPU单元接收到所述系统时钟时，基于所述系统时钟获取主站和从站之间的时钟偏移；
[0016]所述CPU单元将所述时钟偏移写入所述从站的时钟偏移寄存器，以使所述从站基于所述时钟偏移寄存器中存储的时钟偏移将从站系统时钟调整至主站系统时钟的目标范围内。
[0017]可选地，所述FPGA芯片生成系统时钟，并将所述系统时钟发送至CPU单元的步骤之前，还包括：
[0018]所述FPGA芯片接收晶振输入的时钟源，并通过锁相环将所述时钟源输出为目标时钟；
[0019]所述FPGA芯片基于所述目标时钟和计数器生成目标时钟信号，并基于所述目标时钟信号生成总线周期中断。
[0020]可选地，所述FPGA芯片基于所述目标时钟和计数器生成目标时钟信号，并基于所述目标时钟信号生成总线周期中断的步骤之后，还包括：
[0021]所述FPGA芯片基于所述目标时钟信号生成总线定时器；
[0022]相应的，所述CPU单元在所述总线周期中断中获取主站系统时钟和从站系统时钟之间的时间差的步骤，包括：
[0023]所述CPU单元在所述总线周期中断中清除所述总线定时器的中断标志位以关闭所述总线定时器；
[0024]所述CPU单元在所述总线定时器关闭时，获取目标从站的从站本地时间和主站的主站本地时间；
[0025]所述CPU单元基于所述从站本地时间和所述主站本地时间获取主站系统时钟和从站系统时钟之间的时间差。
[0026]可选地，所述CPU单元基于所述从站本地时间和所述主站本地时间获取主站系统时钟和从站系统时钟之间的时间差的步骤之后，还包括：
[0027]所述CPU单元读取下一总线周期中断的中断触发时间，并基于所述中断触发时间、所述从站本地时间和所述主站本地时间确定所述总线定时器的重载计数值；
[0028]所述CPU单元将所述重载计数值写入所述总线定时器的周期计数器。
[0029]可选地，所述FPGA芯片基于所述目标时钟和计数器生成目标时钟信号，并基于所述目标时钟信号生成总线周期中断的步骤之后，还包括：
[0030]所述FPGA芯片基于所述目标时钟信号生成脉冲定时器；
[0031]相应的，所述FPGA芯片根据所述时间差和所述周期规划数据同时对总线和脉冲进行输出控制的步骤之后，还包括：
[0032]所述FPGA在所述脉冲定时器溢出时，基于所述周期规划数据发送当前周期的脉冲数据；
[0033]所述FPGA在所述脉冲数据发送完成时，生成新的脉冲输出完成中断；
[0034]所述CPU单元在所述新的脉冲输出完成中断中获取下一周期规划数据，并将所述
下一周期规划数据写入所述FPGA芯片。
[0035]此外，为实现上述目的，本专利技术还提出一种主站控制器控制装置，所述装置包括：
[0036]中断生成模块，用于生成总线周期中断和脉冲输出完成中断，并将所述总线周期中断和所述脉冲输出完成中断发送至所述CPU单元；
[0037]时间差获取模块，用于在所述总线周期中断中获取主站系统时钟和从站系统时钟之间的时间差；
[0038]数据写入模块，用于在所述脉冲输出完成中断中获取周期规划数据，并将所述时间差和所述周期规划数据写入所述FPGA芯片；
[0039]输出控制模块，用于根据所述时间差和所述周期规划数据同时对总线和脉冲进行输出控制。
[0040]此外，为实现上述目的，本专利技术还提出一种主站控制器控制设备，所述设备包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的主站控制器控制程序，所述主站控制器控制程序配置为实现如上文所述的主站控制器控制方法的步骤。
[0041]此外，为实现上述目的，本专利技术还提出一种存储介质，所述存储介质上存储有主站控制器控制程序，所述主站控制器控制程序被处理器执行时实现如上文所述的主站控制器控制方法的步骤。
[0042]在本专利技术中，公开了FPGA芯片生成总线周期中断和脉冲输出完成中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种主站控制器控制方法，其特征在于，所述方法应用于主站控制器，所述主站控制器包括FPGA芯片和CPU单元，所述FPGA芯片和所述CPU单元之间通过内部并行数据总线连接，所述CPU单元通过以太网接口连接EtherCAT总线，所述方法包括：所述FPGA芯片生成总线周期中断和脉冲输出完成中断，并将所述总线周期中断和所述脉冲输出完成中断发送至所述CPU单元；所述CPU单元在所述总线周期中断中获取主站系统时钟和从站系统时钟之间的时间差；所述CPU单元在所述脉冲输出完成中断中获取周期规划数据，并将所述时间差和所述周期规划数据写入所述FPGA芯片；所述FPGA芯片根据所述时间差和所述周期规划数据同时对总线和脉冲进行输出控制。2.如权利要求1所述的主站控制器控制方法，其特征在于，所述FPGA芯片生成总线周期中断和脉冲输出完成中断，并将所述总线周期中断和所述脉冲输出完成中断发送至所述CPU单元的步骤之前，还包括：所述FPGA芯片生成系统时钟，并将所述系统时钟发送至CPU单元；所述CPU单元在接收到所述系统时钟时，控制从站基于所述系统时钟将从站系统时钟调整至主站系统时钟的目标范围内。3.如权利要求2所述的主站控制器控制方法，其特征在于，所述CPU单元在接收到所述系统时钟时，控制从站基于所述系统时钟将从站系统时钟调整至主站系统时钟的目标范围内的步骤，包括：所述CPU单元接收到所述系统时钟时，基于所述系统时钟获取主站和从站之间的时钟偏移；所述CPU单元将所述时钟偏移写入所述从站的时钟偏移寄存器，以使所述从站基于所述时钟偏移寄存器中存储的时钟偏移将从站系统时钟调整至主站系统时钟的目标范围内。4.如权利要求2所述的主站控制器控制方法，其特征在于，所述FPGA芯片生成系统时钟，并将所述系统时钟发送至CPU单元的步骤之前，还包括：所述FPGA芯片接收晶振输入的时钟源，并通过锁相环将所述时钟源输出为目标时钟；所述FPGA芯片基于所述目标时钟和计数器生成目标时钟信号，并基于所述目标时钟信号生成总线周期中断。5.如权利要求4所述的主站控制器控制方法，其特征在于，所述FPGA芯片基于所述目标时钟和计数器生成目标时钟信号，并基于所述目标时钟信号生成总线周期中断的步骤之后，还包括：所述FPGA芯片基于所述目标时钟信号生成总线定时器；相应的，所述CPU单元在所述总线周期中断中获取主站系统时钟和从站系统时钟之间的时间差的步骤，包括：所述CPU单元在所述总线周...

【专利技术属性】
技术研发人员：赵向前，
申请(专利权)人：深圳市恒昱控制技术有限公司，
类型：发明
国别省市：