温馨提示：您尚未登录，请点 登陆 后下载，如果您还没有账户请点 注册 ，登陆完成后，请刷新本页查看技术详细信息。

本发明公开了一种主站控制器控制方法、装置、设备及存储介质，该方法包括：FPGA芯片生成总线周期中断和脉冲输出完成中断，并将总线周期中断和脉冲输出完成中断发送至CPU单元；CPU单元在总线周期中断中获取主站系统时钟和从站系统时钟之间的时间差；...
该专利属于深圳市恒昱控制技术有限公司所有，仅供学习研究参考，未经过深圳市恒昱控制技术有限公司授权不得商用。

详细技术文档下载地址

温馨提示：您尚未登录，请点 登陆 后下载，如果您还没有账户请点 注册 ，登陆完成后，请刷新本页查看技术详细信息。