RAM访问冲突的验证方法及验证装置制造方法及图纸

本申请公开RAM访问冲突的验证方法及验证装置。该验证方法，确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；针对所述测试地址随机产生读操作或写操作；当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；当所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。如此，实现了针对RAM访问冲突的通用方法，提供了标准且统一的访问冲突验证流程，能够快速准确地验证访问冲突。速准确地验证访问冲突。速准确地验证访问冲突。

【技术实现步骤摘要】
RAM访问冲突的验证方法及验证装置


[0001]本专利技术涉及芯片仿真验证
，尤其涉及RAM访问冲突的验证方法及验证装置。

技术介绍

[0002]单端口随机存储器(SinglePortRandomAccessMemory，SPRAM)只有一个读写可访问端口，在每个时钟周期，互斥地响应读操作或写操作。另一方面，单端口RAM响应读操作时存在延迟。因此，单端口RAM存在访问冲突场景。
[0003]目前，数字电路验证工程师在利用EDA进行数字芯片验证时，往往需要花费大量的精力编写参考模型，并利用参考模型对芯片进行验证。但是，针对单端口RAM访问冲突场景的仿真验证，一般认为，参考模型提供的验证大部分都是行为级的，不方便实现在发生时序冲突时的检查能力，因此，不适合针对单端口RAM访问冲突场景进行仿真验证。
[0004]另一方面，目前没有通用的方式对单端口RAM访问冲突时业务逻辑的正确性进行验证。因而针对多种单端口RAM的各个冲突场景需要分别制作对应的测试用例进行访问冲突验证。针对各个访问冲突场景分别制作测试用例，不仅步骤繁琐，工作量大，验证效率偏低，而且，因生成的测试用例的通用性不足，而导致测试用例的复用性不强。

技术实现思路

[0005]有鉴于此，本专利技术提供RAM访问冲突的验证方法及验证装置，以解决现有技术中单端口RAM访问冲突验证的效率偏低、测试用例的通用性不足的问题。
[0006]第一方面，本申请提供一种RAM访问冲突的验证方法，包括：
[0007]确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；
[0008]针对所述测试地址随机产生读操作或写操作；
[0009]当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；
[0010]当所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。
[0011]进一步地，所述指定情况，包括：
[0012]当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。
[0013]进一步地，所述指定情况，包括：
[0014]当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。
[0015]进一步地，所述指定情况，包括：
[0016]当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。
[0017]第二方面，本申请提供一种RAM访问冲突的验证装置，包括：
[0018]用例参数确定单元，用于确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；
[0019]用例生成单元，用于针对所述测试地址随机产生读操作或写操作；
[0020]冲突验证单元，用于当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；在所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。
[0021]进一步地，所述指定情况，包括：
[0022]当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。
[0023]进一步地，所述指定情况，包括：
[0024]当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。
[0025]进一步地，所述指定情况，包括：
[0026]当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。
[0027]第三方面，本申请提供一种计算设备，包括：处理器，以及存储器，其上存储有程序指令，程序指令当被处理器执行时使得处理器执行如第一方面说明的RAM访问冲突的验证方法。
[0028]第四方面，本申请提供一种计算机可读存储介质，其上存储有程序指令，程序指令当被处理器执行时使得处理器执行如第一方面说明的RAM访问冲突的验证方法。
[0029]本申请的这些和其它方面在以下(多个)实施例的描述中会更加简明易懂。
附图说明
[0030]下面参照附图来进一步说明本申请的各个技术特征和它们之间的关系。附图为示例性的，一些技术特征并不以实际比例示出，并且一些附图中可能省略了本申请所属
中惯用的且对于理解和实现本申请并非必不可少的技术特征，或是额外示出了对于理解和实现本申请并非必不可少的技术特征，也就是说，附图所示的各个技术特征的组合并不用于限制本申请。另外，在本申请全文中，相同的附图标记所指代的内容也是相同的。具体的附图说明如下：
[0031]图1是本专利技术实施例的RAM访问冲突的验证方法的流程示意图；
[0032]图2是本专利技术实施例的RAM访问冲突的验证装置的组成示意图；
[0033]图3A是本专利技术实施例的单端口RAM访问冲突的验证装置的第一应用示意图；
[0034]图3B是本专利技术实施例的单端口RAM访问冲突的验证装置的第二应用示意图；
[0035]图4是本专利技术实施例的RAM访问冲突的验证方法生成的访问冲突的信号波形图；
[0036]图5是本专利技术实施例的RAM访问冲突的验证方法对应的计算设备的组成示意图。
具体实施方式
[0037]下面，参照附图对本专利技术的具体实施方式进行详细的说明。
[0038]除非另有定义，本申请全文所使用的所有技术和科学术语与本申请所属
的技术人员通常理解的含义相同。如有不一致，以本申请全文中所说明的含义或者根据本申请全文中记载的内容得出的含义为准。另外，本说明中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
[0039]为了准确地对本申请中的
技术实现思路
进行叙述，以及为了准确地理解本申请，在对具体实施方式进行说明之前先对本说明书中所使用的术语给出如下的解释说明或定义。
[0040]电子设计自动化(ElectronicDesignAutomation，EDA)是指利用计算机辅助设计软件，来完成超大规模集成电路(VLSI)芯片的功能设计、综合、验证、物理设计(包括布局、布线、版图、设计规则检查等)等流程的设计方式。
[0041]目前EDA软件(如QuartusII8.0、Cadence、Synopsys、Mentor)作为数字电路芯片研发的底层基础技术平台，在设计环节，可以将芯片涉及的复杂物理问题用数学模型高度精确化表述，在虚拟环境中仿真出芯片预期的业务逻辑。在验证环节，可以实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种RAM访问冲突的验证方法，其特征在于，包括：确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；针对所述测试地址随机产生读操作或写操作；当所述写操作在所述读操作的读延迟上发生时，获得读返回数据与写操作的数据、读操作的地址与写操作的地址的对应关系；当所述对应关系包括指定情况时，确定所述待测RAM的访问冲突已验证。2.根据权利要求1所述的验证方法，其特征在于，所述指定情况，包括：当对所述待测RAM的第一地址进行写操作，且所述写操作在对所述第一地址的读操作的读延迟上发生时，所述读返回数据与所述写操作的数据相同。3.根据权利要求1所述的验证方法，其特征在于，所述指定情况，包括：当对所述待测RAM的第二地址进行写操作，且所述写操作在对所述待测RAM的第一地址的读操作的读延迟上发生时，所述读返回数据与所述第一地址存储的数据相同。4.根据权利要求1所述的验证方法，其特征在于，所述指定情况，包括：当对所述待测RAM的第一地址的读操作的读延迟上未发生写操作时，所述读返回数据与所述第一地址存储的数据相同。5.一种RAM访问冲突的验证装置，其特征在于，包括：用例参数确定单元，用于确认待测RAM的读延迟，所述读延迟包括所述RAM的读使能信号到读返回数据信号的N个时钟周期；选取待测RAM的测试地址；用例生...

【专利技术属性】
技术研发人员：李光宇，
申请(专利权)人：北京物芯科技有限责任公司，
类型：发明
国别省市：