一种环栅晶体管及其制造方法技术

本发明专利技术公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于提高沟道区中各层纳米线/片之间的导通均匀性，进而利于提升环栅晶体管的驱动性能。所述环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿有源结构的高度方向，沟道区包括至少两层间隔设置的纳米线/片。在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料。栅堆叠结构形成在半导体基底上。栅堆叠结构包括至少两层栅堆叠部，每层栅堆叠部环绕在相应层纳米线/片的外周。位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同。栅堆叠部的厚度和/或材料不同。栅堆叠部的厚度和/或材料不同。

【技术实现步骤摘要】
一种环栅晶体管及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种环栅晶体管及其制造方法。

技术介绍

[0002]环栅晶体管包括的栅堆叠结构不仅可以形成在沟道区的顶部、以及沿宽度方向的侧壁上，还可以形成在沟道区的底部，因此环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，可以提高包括该环栅晶体管的半导体器件的工作性能。
[0003]但是，在环栅晶体管包括的沟道区具有多层纳米线/片的情况下，沟道区中各层纳米线/片之间的导通均匀性较差，进而导致环栅晶体管的驱动性能较低。

技术实现思路

[0004]本专利技术的目的在于提供一种环栅晶体管及其制造方法，以提高沟道区中各层纳米线/片之间的导通均匀性，进而利于提升环栅晶体管的驱动性能。
[0005]为了实现上述目的，本专利技术提供了一种环栅晶体管，该环栅晶体管包括：半导体基底、有源结构和栅堆叠结构。
[0006]上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的纳米线/片。在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料。栅堆叠结构形成在半导体基底上。栅堆叠结构包括至少两层栅堆叠部，每层栅堆叠部环绕在相应层纳米线/片的外周。位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同。
[0007]与现有技术相比，本专利技术提供的环栅晶体管中，沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的纳米线/片。并且，在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料，因此在实际的应用过程中，制造沟道区中所有的纳米线/片需要至少两类不同的半导体材料。基于此，因不同的半导体材料制造形成的纳米线/片的载流子迁移率和导电性能不同，故在所有纳米线/片中，至少一层纳米线/片的材料不同于其余纳米线/片的材料的情况下，可以将制造所有纳米线/片的至少两类半导体材料中，至少一类半导体材料设置为比另外至少一类半导体材料的载流子迁移率更高的锗硅或锗等高迁移率材料；或者，将至少一类半导体材料设置为比另外至少一类半导体材料的载流子迁移率更低的硅等沟道材料，从而实现对相应层纳米线/片的驱动能力进行调控。
[0008]并且，具有不同厚度和/或材料的栅堆叠部的阈值调控能力不同，因此当位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同时，便于在实际应用过程中根据材料不同的纳米线/片对应的阈值调控需求设置其外周的栅堆叠部的厚度和/材料，进而利于在环栅晶体管处于开启状态时，使得各层纳米线/片之间具有相同或大致相同的导通特性，提高沟道区包括的各层纳米线/片之间的导通均匀性，最终能够提升环栅晶体管的驱动性能。
[0009]本专利技术还提供了一种环栅晶体管的制造方法，该环栅晶体管的制造方法包括：
[0010]提供一半导体基底。
[0011]在半导体基底上形成有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层间隔设置的纳米线/片。在沟道区中，至少一层纳米线/片的材料不同于其余纳米线/片的材料。
[0012]在半导体基底上形成栅堆叠结构。栅堆叠结构包括至少两层栅堆叠部，每层栅堆叠部环绕在相应层纳米线/片的外周。位于不同材料的纳米线/片外周的不同栅堆叠部的厚度和/或材料不同。
[0013]与现有技术相比，本专利技术提供的环栅晶体管的制造方法的有益效果与本专利技术提供的环栅晶体管的有益效果相同，此处不再赘述。
附图说明
[0014]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0015]图1为本专利技术实施例中在半导体基底上形成鳍状结构后的第一种结构示意图；
[0016]图2为本专利技术实施例中在半导体基底上形成鳍状结构后的第二种结构示意图；
[0017]图3为本专利技术实施例中在半导体基底上形成鳍状结构后的第三种结构示意图；
[0018]图4为本专利技术实施例中形成牺牲栅后的一种结构示意图；
[0019]图5为本专利技术实施例中形成栅极侧墙后的一种结构示意图；
[0020]图6为本专利技术实施例中形成栅极侧墙后的一种结构沿鳍状结构的长度方向的纵向断面示意图；
[0021]图7为本专利技术实施例中去除鳍状结构位于第一区域和第二区域的部分后的一种结构沿鳍状结构的长度方向的纵向断面示意图；
[0022]图8为本专利技术实施例中形成源区和漏区后的一种结构沿鳍状结构的长度方向的纵向断面示意图；
[0023]图9为本专利技术实施例中形成介电层后的一种结构沿鳍状结构的长度方向的纵向断面示意图；
[0024]图10为本专利技术实施例中形成沟道区后的一种结构沿沟道区的长度方向的纵向断面示意图；
[0025]图11为本专利技术实施例中形成栅堆叠材料后的一种结构沿沟道区的宽度方向的纵向断面示意图；
[0026]图12为本专利技术实施例中对栅堆叠材料进行回刻处理后的一种结构沿沟道区的宽度方向的纵向断面示意图；
[0027]图13中的(1)部分为本专利技术实施例提供的环栅晶体管沿沟道区的长度方向的纵向断面示意图；图13中的(2)部分为本专利技术实施例提供的环栅晶体管沿沟道区的宽度方向的纵向断面示意图；
[0028]图14为本专利技术实施例提供的环栅晶体管的制造方法流程图。
[0029]附图标记：11为半导体基底，12为浅槽隔离结构，13为鳍状结构，131为叠层，1311为牺牲层，1312为沟道层，14为第一区域，15为第二区域，16为第三区域，17为牺牲栅，18为栅极侧墙，19为源区，20为漏区，21为介电层，22为沟道区，221为纳米线/片，23为栅堆叠材
料，24为栅堆叠结构，241为栅堆叠部。
具体实施方式
[0030]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0031]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0032]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种环栅晶体管，其特征在于，包括：半导体基底，有源结构，形成在所述半导体基底上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；沿所述半导体基底的厚度方向，所述沟道区包括至少两层间隔设置的纳米线/片；在所述沟道区中，至少一层所述纳米线/片的材料不同于其余所述纳米线/片的材料；栅堆叠结构，形成在所述半导体基底上；所述栅堆叠结构包括至少两层栅堆叠部，每层所述栅堆叠部环绕在相应层所述纳米线/片的外周；位于不同材料的纳米线/片外周的不同所述栅堆叠部的厚度和/或材料不同。2.根据权利要求1所述的环栅晶体管，其特征在于，不同层所述栅堆叠部的阈值电压相等。3.根据权利要求1所述的环栅晶体管，其特征在于，在所述沟道区中，相同材料的不同层所述纳米线/片相邻设置。4.根据权利要求1所述的环栅晶体管，其特征在于，在所述沟道区中，相同材料的两层所述纳米线/片之间具有与自身材料不同的另外至少一层所述纳米线/片。5.根据权利要求1所述的环栅晶体管，其特征在于，所述沟道区具有沿所述半导体基底的厚度方向分布的至少两个第一类纳米线/片组，每个所述第一类纳米线/片组包括至少一层纳米线/片；同一所述第一类纳米线/片组中不同所述纳米线/片的材料相同、且属于不同所述第一类纳米线/片组中的任意两层所述纳米线/片的材料不同；每个所述第一类纳米线/片组对应的载流子迁移率大于位于自身上方的另一所述第一类纳米线/片组对应的载流子迁移率。6.根据权利要求5所述的环栅晶体管，其特征在于，在每层所述纳米线/片的材料均含有锗的情况下，每个所述第一类纳米线/片组中的锗含量大于位于自身上方的另一所述第一类纳米线/片组中的锗含量。7.根据权利要求1～6任一项所述的环栅晶体管，其特征在于，位于不同材料的所述纳米线/片外周的不同所述栅堆叠部的材料和/或厚度不同。8.一种环栅晶体管的制造方法，其特征在于，包括：提供一半导体基底；在所述半导体基底上形成有源结构；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；沿所述半导体基底的厚度方向，所述沟道区包括至少两层间隔设置的纳米线/片；在所述沟道区中，至少一层所述纳米线/片的材料不同于其余所述纳米线/片的材料；在所述半导体基底上形成栅堆叠结构；所述栅堆叠结构包...

【专利技术属性】
技术研发人员：李永亮，毛晓烔，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：