半导体器件及其制造方法技术

本公开涉及半导体器件及其制造方法。在划线区的半导体衬底上经由绝缘膜形成第一导体图案。在第一导体图案上形成连接到第一导体图案的多个第二导体图案。在多个第二导体图案上形成连接到多个第二导体图案的第三导体图案。使用切割刀片在Y方向上切断划线区，使得划线区的一部分留在芯片区中。在X方向上，切割刀片的宽度比第一导体图案和第二导体图案的每个宽度窄。在切断划线区之后，第一导体图案的一部分、多个第二导体图案中的至少一个第二导体图案的全部或一部分、以及第三导体图案的一部分留在划线区中。分留在划线区中。分留在划线区中。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年9月1日提交的日本专利申请号2021
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142317的优先权，其内容通过引用并入本申请。


[0003]本专利技术涉及一种半导体器件及其制造方法，并且具体地涉及一种在划线区中具有导体图案的半导体器件及其制造方法。

技术介绍

[0004]传统上执行的是如下方法，其中通过切割刀片等沿着半导体晶片的划线区切断半导体晶片以将半导体晶片个体化并且获取多个半导体芯片。此外，为了有效利用划线区，划线区设置有(多个)测试图案。
[0005]例如，专利文献1(日本专利申请特开号2011
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124487)公开了如下技术，其中在划线区中形成用于测试的导体图案，并且通过宽度大于金属图案的宽度的切割刀片将所有导体图案切断。
[0006]此外，专利文献2(日本专利申请特开号2015
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056605)公开了如下技术，其中在划线区中形成多行金属图案，并且通过宽度大于金属图案的宽度的切割刀片切断多行金属图案本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，所述方法包括：(a)制备半导体衬底，所述半导体衬底具有第一芯片区、第二芯片区和划线区，所述划线区设置在所述第一芯片区与所述第二芯片区之间并且在平面图中在第一方向上延伸；(b)在所述划线区的所述半导体衬底上经由第一绝缘膜形成第一导体图案；(c)形成覆盖所述第一导体图案的第二绝缘膜；(d)在所述第二绝缘膜中形成多个孔洞以位于所述第一导体图案上；(e)在所述多个孔洞中形成连接到所述第一导体图案的多个第二导体图案；(f)在所述第二绝缘膜上以及在所述多个第二导体图案上形成连接到所述多个第二导体图案的第三导体图案；以及(g)使用切割刀片沿着所述第一方向切断所述划线区，使得所述划线区的一部分留在所述第一芯片区和所述第二芯片区的每个外围，其中在平面图中与所述第一方向交叉的第二方向上，所述切割刀片的宽度比在所述(g)之前所述第一导体图案的宽度和所述第三导体图案的宽度窄，其中在所述(g)之后，所述第一导体图案的一部分、所述多个第二导体图案中的至少一个第二导体图案的全部或一部分、以及所述第三导体图案的一部分留在所述第一芯片区侧的所述划线区以及所述第二芯片区侧的所述划线区中的每个划线区中。2.根据权利要求1所述的制造半导体器件的方法，其中在所述第二方向上，在所述(g)之前所述第一导体图案的宽度以及所述第三导体图案的宽度分别是所述切割刀片的宽度的两倍或更多。3.根据权利要求1所述的制造半导体器件的方法，其中在所述(g)之后，在所述第一方向上所述第一导体图案的宽度和所述第三导体图案的宽度分别大于在所述第二方向上所述第一导体图案的宽度和所述第三导体图案的宽度。4.根据权利要求1所述的制造半导体器件的方法，其中所述多个孔洞在所述第一方向上延伸使得所述第一方向上的宽度比所述第二方向上的宽度宽，或者所述多个孔洞在所述第二方向上延伸使得所述第二方向上的宽度比所述第一方向上的宽度宽。5.根据权利要求1所述的制造半导体器件的方法，其中所述(b)包括：(b1)在所述第一绝缘膜上形成第一导体膜；以及(b2)图案化所述第一导体膜，从而在所述第一绝缘膜上形成所述第一导体图案，并且其中所述第一导体膜包含多晶硅膜。6.根据权利要求1所述的制造半导体器件的方法，其中所述(e)和所述(f)作为单独步骤来执行，所述(e)包括：(e1)在所述多个孔洞中和在所述第二绝缘膜上形成第二导体膜；以及(e2)去除在所述多个孔洞外部的所述第二导体膜，从而在所述多个孔洞中形成所述多个第二导体图案，并且其中所述(f)包括：
(f1)在所述第二绝缘膜上和在所述多个第二导体图案上形成第三导体膜；以及(f2)图案化在所述第二绝缘膜上的所述第三导体膜，从而在所述第二绝缘膜上和在所述多个第二导体图案上形成所述第三导体图案。7.根据权利要求6所述的制造半导体器件的方法，其中所述第二导体膜包含钨膜，并且其中所述第三导体膜包含铝膜或铝合金膜。8.根据权利要求1所述的制造半导体器件的方法，其中所述(e)和所述(f)作为同一步骤来执行，其中通过在所述多个孔洞中和在所述第二绝缘膜上形成第三导体膜、并且图案化位于所述第二绝缘膜上的所述第三导体膜，所述多个孔洞中的所述多个第二导体图案和所述第二绝缘膜上的所述第三导体图案一体地形成，并且其中所述第三导体膜包含铝膜或铝合金膜。9.根据权利要求1所述的制造半导体器件的方法，其中所述第一导体图案、所述多个第二导体图案和所述第三导体图案被设置作为用于使所述第三导体图案与检查端子接触的测量焊盘，其中所述划线区设置有由所述测量焊盘组成的两组测量焊盘，其中在平面图中，在所述两组测量焊盘之间设置有第四导体图案、多个第五导体图案、和第六导体图案，所述第四导体图案形成在与所述第一导体图案的层相同的层上，所述多个第五导体图案连接到所述第四导体图案并且形成在与所述多个第二导体图案的层相同的层上，所述第六导体图案连接到所述多个第五导体图案并且形成在与所述第三导体图案的层相同的层上，其中所述第六导体图案被提供作为检查元件，并且电连接到所述两组测量焊盘中的至少一组，并且其中在(g)之后，所述第四导体图案的一部分、所述多个第五导体图案中的至少一个第五导体图案的全部或一部分、以及所述第六导体图案的一部分留在所述第一芯片区侧的所述划线区以及所述第二芯片区侧的所述划线区中的每个划线区中。10.根据权利要求1所述的制造半导体器件的方法，其中所述第三导体图案设置有对准标记，并且其中在平面图中，所述第一导体图案、所述多个孔洞以及所述多个第二导体图案设置在与所述对准标记不重叠的位置处。11.根据权利要求1所述的制造半导体器件的方法，其中所述(b)包括：(b1)在所述第一芯片区和所述第二芯片区中的每个芯片区的所述半导体衬底中形成沟槽；(b2)在所述沟槽中和在所述第一芯片区内的所述半导体衬底上、在所述沟槽中和在所述第二芯片区内的所述半导体衬底上、以及在所述划线区内的所述半导体衬底上，形成所述第一绝缘膜；(b3)在所述第一绝缘膜上形成多晶硅膜；以及(b4)选择性地图案化所述多晶硅膜，从而在所述第一芯片区中和在所述第二芯片区中
形成栅极电极、并且在所述划线区中的所述半导体衬底上形成所述第一导体图案，所述栅极电极具有嵌入在所述沟槽中的嵌入电极部分、以及位于所述半导体衬底上并且电连接到所述嵌入电极部分的引出部分，其中在所述(c)中，所述第二绝缘膜形成在所述第一芯片区和所述第二芯片区中以覆盖所述栅极电极，其中在所述(d)中，在所述第一芯片区和所述第二芯片区内的所述第二绝缘膜中形成通孔，以位于所述栅极电极侧的所述引出部分上，...

【专利技术属性】
技术研发人员：高桥幸雄，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
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