使用具有结特征的载体衬底保护集成电路系统免受等离子体感应的静电放电的技术技术方案

提供了使用具有集成结的载体衬底保护集成电路免受等离子体感应的静电放电(ESD)的技术。根据一些实施例，多个半导体器件上方的互连区域内的各种金属特征电耦接到接合载体衬底上的一个或多个导电焊盘。导电焊盘提供到载体衬底内的下层掺杂区域的接触，该下层掺杂区域形成一个或多个PN结。这提供了经由载体衬底将互连区域中的金属特征电接地的能力。诸如在远后段制程(FBEOL)处理期间提供的附加互连层的附加互连层的形成可以继续，同时对集成电路造成较少的等离子体感应的ESD损坏，因为互连区域通过PN结连接到载体衬底的地，从而为在随后的处理期间产生的电荷提供放电路径。后的处理期间产生的电荷提供放电路径。后的处理期间产生的电荷提供放电路径。

【技术实现步骤摘要】
使用具有结特征的载体衬底保护集成电路系统免受等离子体感应的静电放电的技术


[0001]本公开内容涉及集成电路，并且更特别地，涉及用于保护集成电路免受由等离子体感应的静电放电(ESD)引起的损坏的技术。

技术介绍

[0002]随着集成电路的尺寸持续缩小，出现了许多挑战。例如，减小存储器和逻辑单元的尺寸变得越来越困难。可以用于允许进一步缩小单元尺寸的一种可能的解决方案包括掩埋或背侧电源轨技术，或更一般地BPR技术。在一些情况下，BPR技术包括将向单元输送电力的导体(有时称为电源轨)掩埋在后段制程(BEOL)互连层下方，通常与包括半导体鳍状物的器件层处于相同的水平。在其他情况下，BPR技术包括在器件层下面的衬底的背侧上形成这样的电源轨。这种BPR配置释放了开销，以便为逻辑连接提供更多空间，并且能够进一步缩小标准逻辑单元(例如，存储器和逻辑单元)。BPR配置还允许相对较大的电源轨(例如，较厚)，相对较大的电源轨进而表现出较低的电阻和功率耗散。然而，关于形成这种BPR配置，仍然存在许多不可忽视的挑战。
附图说明
[0003]图1是根据本公开内容的实施例的示出配置有具有一个或多个集成结的载体晶圆的集成电路的示例部分的截面图。
[0004]图2A
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2C是根据本公开内容的实施例的共同示出用于形成具有导电触点的集成电路的一部分的示例工艺的截面图，当集成电路被翻转并且接合到载体衬底时，该导电触点随后可以用作背侧导电触点。
[0005]图3A
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3C是根据本公开内容的实施例的共同示出用于形成具有集成结的载体衬底的示例工艺的截面图。
[0006]图4A
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4C是根据本公开内容的实施例的共同示出用于将图3A
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3C的载体衬底接合到图2A
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2C的集成电路部分的示例工艺的截面图。
[0007]图5A
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5C是根据本公开内容的实施例的共同示出用于将不同的载体衬底接合到具有不同衬底设计的集成电路的示例工艺的截面图。
[0008]图6示出了根据本公开内容的一些实施例的包含一个或多个半导体管芯的芯片封装的截面图。
[0009]图7是根据本公开内容的实施例的包括具有集成结的载体衬底的集成电路的制造工艺的流程图。
[0010]图8示出了根据本公开内容的实施例的包括如本文中不同地描述的一个或多个集成电路的计算系统。
[0011]尽管将参考说明性实施例来进行以下详细描述，但鉴于本公开内容，其许多替代、修改和变化将是显而易见的。如将进一步理解的，附图不一定按比例绘制或旨在将本公开
内容限制为所示的特定配置。例如，虽然一些图通常指示完美的直线、直角和平滑表面，但是假定所使用的处理设备和技术的真实世界限制的情况下，集成电路结构的实际实施方式可能具有不太完美的直线、直角，并且一些特征可能具有表面拓扑或者以其他方式是不平滑的。
具体实施方式
[0012]本文提供了使用具有集成结的载体衬底保护集成电路免受静电放电(ESD)的技术。尽管该技术可以用于任何数量的集成电路应用中，但是它们对于逻辑单元和存储器单元(例如，使用finFET、全环栅晶体管或其他晶体管技术的那些单元)的接触方案特别有用。根据一些实施例，多个半导体器件上方的互连区域内的各种金属特征电耦接到接合载体衬底上的一个或多个导电焊盘。根据实施例，导电焊盘提供到载体衬底内的下层掺杂区域的欧姆接触，该下层掺杂区域在载体衬底中形成一个或多个PN结。这提供了经由载体衬底将互连区域中的金属线或其他这种金属特征电接地的能力。在远后段制程(FBEOL)处理期间提供的附加互连层和导电结构(例如，BPR结构)的形成可以继续，同时对集成电路造成较少的等离子体感应的ESD损坏。这是因为，否则浮置互连区域通过PN结连接到载体衬底的地，从而为在FBEOL或其他这种处理期间可能产生的任何电荷提供放电路径。根据本公开内容，许多变化和实施例将是显而易见的。
[0013]总体概述
[0014]如上所述，关于BPR配置，仍然存在许多不可忽视的挑战。更详细地，标准存储器和逻辑单元的缩小可以通过在较低级上形成电源轨(例如，掩埋电源轨或背侧电源轨)来实现。这种BPR配置要求背侧处理(在器件层下方)以实施给定背侧电力输送方案的连接。在半导体器件下面执行背侧处理可以包括使用翻转和接合技术，其中包括半导体器件层以及形成在该器件层上方的任何中段制程(MOL)和后段制程(BEOL)互连层的原始衬底被翻转并且经由互连层中的顶部互连层接合到载体衬底。然后，可以去除其上形成器件层的原始衬底的体部分，以便提供对该器件层以及任何BPR特征(如果存在)的背侧访问。然而，这种衬底去除可能导致互连层和/或器件层的各种特征在用于在背侧处理期间蚀刻或形成特征的后续RF处理期间电浮置。特别地，等离子体蚀刻倾向于在器件层和互连层的各种浮置特征中感应电荷，并且在去除原始衬底的情况下，没有路径来消散任何累积的电荷。有鉴于此，浮置特征对等离子体感应的静电放电(ESD)高度敏感，等离子体感应的静电放电会降低半导体器件的性能，或者甚至毁坏半导体器件。
[0015]因此，并且根据本公开内容的实施例，本文提供了制造包括集成结区域以及导电表面触点的载体衬底的技术，该导电表面触点可以用于为在背侧处理期间产生的等离子体感应的电荷提供到地的放电路径，由此降低了ESD损坏来自集成电路的互连区域和器件区域的导电特征的风险。载体衬底的掺杂结区域可以提供二极管区域和其他ESD保护器件(例如，双极结晶体管(BJT))，举两个示例，它们可以耦接到在半导体器件上方最初形成的互连区域内的导电过孔。另外，互连区域内的每个导电层可以电耦接到互连区域的最顶层处的一个或多个导电过孔。如将理解的，最顶部互连层处的这些导电过孔然后可以耦接到载体衬底上的对应导电焊盘，该载体衬底接合到互连区域。具有集成结区域的接合载体衬底允许执行进一步的背侧处理操作，同时减少对集成电路的等离子体感应的ESD损坏。
[0016]根据实施例，一种集成电路包括：多个半导体器件、在多个半导体器件上方并且具有多个堆叠互连层的互连区域、在多个堆叠互连层中的任何堆叠互连层中的一个或多个金属特征、穿过互连区域的一个或多个层并且耦接到一个或多个金属特征中的任何金属特征的一个或多个导电过孔、以及载体衬底。载体衬底包括具有一个或多个掺杂结和在一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘的半导体材料。载体衬底接合到互连区域，使得一个或多个导电焊盘与一个或多个导电过孔中的对应导电过孔接触。
[0017]根据另一实施例，一种形成集成电路的方法包括：在第一衬底上形成多个半导体器件；在多个半导体器件上方形成互连区域，互连区域包括多个堆叠互连层；形成穿过互连区域的一个或多个层的一个或多个导电过孔，一个或多个导电过孔与互连区域中的一个或多个金属特征接触；在第二衬底中形成一个或多个掺杂结；在一个或多个掺杂结中的对应掺杂结上形成一个或多个导电焊盘；以及将第二衬底接合到本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：多个半导体器件；互连区域，在所述多个半导体器件上方，所述互连区域包括多个堆叠互连层；一个或多个金属特征，在所述多个堆叠互连层中的任何堆叠互连层中；一个或多个导电过孔，穿过所述互连区域的一个或多个层，并且耦接到所述一个或多个金属特征中的任何金属特征；以及载体衬底，具有半导体材料，所述半导体材料具有一个或多个掺杂结、以及在所述一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘，其中，所述载体衬底接合到所述互连区域，使得所述一个或多个导电焊盘与所述一个或多个导电过孔中的对应导电过孔接触。2.根据权利要求1所述的集成电路，还包括在所述多个半导体器件下面的背侧区域，其中，所述背侧区域包括一个或多个附加金属特征。3.根据权利要求2所述的集成电路，其中，所述一个或多个附加金属特征包括掩埋或背侧电源轨(BPR)结构。4.根据权利要求2所述的集成电路，还包括在所述背侧区域中的金属特征与所述互连区域中的金属特征之间延伸的一个或多个导电结构。5.根据权利要求2所述的集成电路，其中，所述背侧区域包括一个或多个输入/输出(I/O)结构。6.根据权利要求2所述的集成电路，其中，所述多个半导体器件在衬底上，其中，所述衬底包括具有一个或多个掺杂结的半导体材料，并且所述衬底在所述多个半导体器件与所述背侧区域之间。7.根据权利要求6所述的集成电路，还包括一个或多个导电过孔，所述一个或多个导电过孔延伸穿过所述衬底的在所述背侧区域中的金属特征与所述衬底中的掩埋导电层之间的部分。8.根据权利要求1至7中任一项所述的集成电路，其中，所述一个或多个掺杂结中的至少一个掺杂结包括第一掺杂剂类型的第一掺杂阱、以及与所述第一掺杂剂类型相反的第二掺杂剂类型的第二掺杂阱，所述第二掺杂阱在所述第一掺杂阱内。9.根据权利要求1至7中任一项所述的集成电路，其中，所述多个堆叠互连层上的所有的所述金属特征各自电耦接到所述一个或多个导电过孔中的至少一个导电过孔。10.一种印刷电路板，包括根据权利要求1至7中任一项所述的集成电路。11.一种电子设备，包括：芯片封装，包括一个或多个管芯，所述一个或多个管芯中的至少一个管芯包括：多个半导体器件；互连区域，在所述多个半导体器件上方，所述互连区域包括多个堆叠互连层；一个或多个金属特征，在所述多个堆叠互连层中的任何堆叠互连层中；一个或多个导电过孔，穿过所述互连区域的一个或多个层，并且耦接到所述一个或多个金属特征中的任何金属特征；以及载体衬底，具有半导体材料，所述半导体材料具有一个或多个掺杂结、以及在所述一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘，其中，所述载体衬底接合到所述
互连区域，使得所述一个或多个导电焊盘与所述一个或多个导电过孔中的对应导电过孔接触。12.根据权利要求11所述的电子设备，其中，所述一个或多个管芯中的所述至少一个管芯还包括在所述多个半导体器件下面的背侧区域，其中，所述背侧...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：