NMOS低摆幅电压模式TX驱动器制造技术

各种实施例涉及一种传输驱动器电路，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间。与所述接地之间。与所述接地之间。

【技术实现步骤摘要】
NMOS低摆幅电压模式TX驱动器


[0001]本文中所公开的各种示例性实施例大体上涉及一种全NMOS低摆幅电压模式TX驱动器。

技术介绍

[0002]随着智能手机和平板电脑等应用继续将越来越多的组件封装成更小的外观尺寸，接口收缩也成为必要。然而，SoC节点大小的持续收缩导致栅极氧化物更薄，只能支持较低电压。对于依赖USB2.0接口的装置，这种趋势可能会导致高级工艺节点面临复杂的设计挑战。

技术实现思路

[0003]下文呈现各种示例性实施例的概述。可以在以下概述中作出一些简化和省略，所述概述旨在突出并介绍各种示例性实施例的一些方面，而非限制本专利技术的范围。足以允许本领域的普通技术人员产生并使用本专利技术概念的示例性实施例的详细描述将在后续部分呈现。
[0004]各种实施例涉及一种传输驱动器电路，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是NMOS晶体管。
[0005]描述了根据权利要求1所述的传输驱动器电路的各种实施例，其中第一电阻器连接在电压源与第一晶体管之间，第二电阻器连接在第一节点与第二晶体管之间，第三电阻器连接在电压源与第三晶体管之间，并且第四电阻器连接在第二节点与第四晶体管之间。
[0006]描述了根据权利要求1所述的传输驱动器电路的各种实施例，其中第一电阻器连接在第一晶体管与第一节点之间，第二电阻器连接在第一节点与第二晶体管之间，第三电阻器连接在第三晶体管与第二节点之间，并且第四电阻器连接在第二节点与第四晶体管之间。
[0007]描述了根据权利要求1所述的传输驱动器电路的各种实施例，其中第一电阻器连接在电压源与第一晶体管之间，第二电阻器连接在第二晶体管与接地之间，第三电阻器连接在电压源与第三晶体管之间，并且第四电阻器连接在第四晶体管与接地之间。
[0008]描述了各种实施例，其中当第一差分输入为逻辑1且第二差分输入为逻辑0时，第一晶体管和第四晶体管接通且第二晶体管和第三晶体管关断，并且第一输出被上拉到源电压且第二输出被下拉到接地。
[0009]描述了各种实施例，其中当第一差分输入为逻辑0且第二差分输入为逻辑1时，第一晶体管和第四晶体管断开且第二晶体管和第三晶体管导通，并且第一输出被下拉到接地且第二输出被上拉到源电压。
[0010]另外的各种实施例涉及一种传输驱动器电路，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与所述第一电阻器串联连接，其中串联连接的第三晶体管和第一电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与所述第二电阻器串联连接，其中串联连接的第四晶体管和第二电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是NMOS晶体管。
[0011]描述了各种实施例，其中当第一差分输入为逻辑1且第二差分输入为逻辑0时，第一晶体管和第四晶体管接通且第二晶体管和第三晶体管关断，并且第一输出被上拉到源电压且第二输出被下拉到接地。
[0012]描述了各种实施例，其中当第一差分输入为逻辑0且第二差分输入为逻辑1时，第一晶体管和第四晶体管断开且第二晶体管和第三晶体管导通，并且第一输出被下拉到接地且第二输出被上拉到源电压。
[0013]另外的各种实施例涉及一种差分高速数据路径电路，包括：差分增益电路；包括第一差分输入和第二差分输入的差分传输驱动器电路，所述差分传输驱动器电路包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是NMOS晶体管。
[0014]描述了各种实施例，其中第一电阻器连接在电压源与第一晶体管之间，第二电阻器连接在第一节点与第二晶体管之间，第三电阻器连接在电压源与第三晶体管之间，并且第四电阻器连接在第二节点与第四晶体管之间。
[0015]描述了各种实施例，其中第一电阻器连接在第一晶体管与第一节点之间，第二电
阻器连接在第一节点与第二晶体管之间，第三电阻器连接在第三晶体管与第二节点之间，并且第四电阻器连接在第二节点与第四晶体管之间。
[0016]描述了各种实施例，其中第一电阻器连接在电压源与第一晶体管之间，第二电阻器连接在第二晶体管与接地之间，第三电阻器连接在电压源与第三晶体管之间，并且第四电阻器连接在第四晶体管与接地之间。
[0017]描述了各种实施例，其中当第一差分输入为逻辑1且第二差分输入为逻辑0时，第一晶体管和第四晶体管接通且第二晶体管和第三晶体管关断，并且第一输出被上拉到源电压且第二输出被下拉到接地。
[0018]描述了各种实施例，其中当第一差分输入为逻辑0且第二差分输入为逻辑1时，第一晶体管和第四晶体管断开且第二晶体管和第三晶体管导通，并且第一输出被下拉到接地且第二输出被上拉到源电压。
[0019]另外的各种实施例涉及一种差分高速数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种传输驱动器电路，其特征在于，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与第三电阻器串联连接，其中串联连接的第三晶体管和第三电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与第四电阻器串联连接，其中串联连接的第四晶体管和第四电阻器连接在所述第二节点与所述接地之间；第一差分输入，所述第一差分输入连接到所述第一晶体管的栅极和所述第四晶体管的栅极；以及第二差分输入，所述第二差分输入连接到所述第二晶体管的栅极和所述第三晶体管的栅极，其中所述第一晶体管、第二晶体管、第三晶体管和第四晶体管是NMOS晶体管。2.根据权利要求1所述的传输驱动器电路，其特征在于，所述第一电阻器连接在电压源与所述第一晶体管之间，所述第二电阻器连接在所述第一节点与所述第二晶体管之间，所述第三电阻器连接在所述电压源与所述第三晶体管之间，并且所述第四电阻器连接在所述第二节点与所述第四晶体管之间。3.根据权利要求1所述的传输驱动器电路，其特征在于，所述第一电阻器连接在所述第一晶体管与所述第一节点之间，所述第二电阻器连接在所述第一节点与所述第二晶体管之间，所述第三电阻器连接在所述第三晶体管与所述第二节点之间，并且所述第四电阻器连接在所述第二节点与所述第四晶体管之间。4.根据权利要求1所述的传输驱动器电路，其特征在于，所述第一电阻器连接在所述电压源与所述第一晶体管之间，所述第二电阻器连接在所述第二晶体管与所述接地之间，所述第三电阻器连接在所述电压源与所述第三晶体管之间，并且所述第四电阻器连接在所述第四晶体管与所述接地之间。5.根据权利要求1所述的传输驱动器电路，其特征在于，当所述第一差分输入为逻辑1且所述第二差分输入为逻辑0时，所述第一晶体管和第四晶体管接通且所述第二晶体管和所述第三晶体管关断，并且所述第一输出被上拉到所述源电压且所述第二输出被下拉到所述接地。6.根据权利要求1所述的传输驱动器电路，其特征在于，当所述第一差分输入为逻辑0且所述第二差分输入为逻辑1时，所述第一晶体管和第四晶体管断开且所述第二晶体管和所述第三晶体管导通，并且所述第一输出被下拉到所述接地且所述第二输出被上拉到所述源电压。
7.一种传输驱动器电路，其特征在于，包括：第一节点，所述第一节点连接到第一差分输出；第一晶体管，所述第一晶体管与第一电阻器串联连接，其中串联连接的第一晶体管和第一电阻器连接在源电压与所述第一节点之间；第二晶体管，所述第二晶体管与第二电阻器串联连接，其中串联连接的第二晶体管和第二电阻器连接在所述第一节点与接地之间；第二节点，所述第二节点连接到第二差分输出；第三晶体管，所述第三晶体管与所述第一电阻器串联连接，其中串联连接的第三晶体管和第一电阻器连接在所述源电压与所述第二节点之间；第四晶体管，所述第四晶体管与所述第二电阻器串...

【专利技术属性】
技术研发人员：赛马克，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：