半导体结构及其制造方法技术

一种半导体结构包括基板、绝缘层、介电层、隔离层、导体以及上盖层。基板具有凹部。绝缘层位于基板的顶面上。介电层位于绝缘层上。隔离层位于凹部的表面上且延伸至绝缘层的侧壁。导体位于凹部中的隔离层上。导体具有第一顶面及第二顶面，第一顶面较第二顶面靠近介电层。上盖层位于凹部中且覆盖导体。半导体结构的阶梯状表面可降低栅极引发漏极泄漏电流(GIDL)。状表面可降低栅极引发漏极泄漏电流(GIDL)。状表面可降低栅极引发漏极泄漏电流(GIDL)。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本揭露关于一种半导体结构及一种半导体结构的制造方法。

技术介绍

[0002]一般而言，内凹式存取元件(Recessed access device,RAD)应用于动态随机存取内存(Dynamic random
‑
access memory,DRAM)中。内凹式存取元件的导体顶面通常为齐平表面，并且在导体的顶面上形成上盖层。导体与上盖层在基板的凹部中具有对应比例。举例来说，当导体所占比例较多时，则上盖层的比例较少。然而，当导体顶面为齐平表面且所占比例越多时，内凹式存取元件较易产生栅极引发漏极泄漏电流(Gate induced drain leakage,GIDL)的问题。另一方面，当上盖层所占比例较多时，由于上盖层与导体相较具有较高的电阻，因此内凹式存取元件具有高电阻特性，不利于后续的应用。

技术实现思路

[0003]本揭露的一技术态样为一种半导体结构。
[0004]根据本揭露一实施方式，一种半导体结构包括基板、绝缘层、介电层、隔离层、导体以及上盖层。基板具有凹部。绝缘层位于基板的顶面上。介电层位于绝缘层上。隔离层位于凹部的表面上且延伸至绝缘层的侧壁。导体位于凹部中的隔离层上。导体具有第一顶面及第二顶面，第一顶面较第二顶面靠近介电层。上盖层位于凹部中且覆盖导体。
[0005]在本揭露一实施方式中，上述导体的第一顶面的宽度大于第二顶面的宽度。
[0006]在本揭露一实施方式中，上述导体具有邻接第一顶面与第二顶面的内侧壁，且第一顶面、第二顶面与内侧壁定义出阶梯状表面。
[0007]在本揭露一实施方式中，上述导体的第一顶面到第二顶面的距离大于导体的第二顶面到导体的底部的距离。
[0008]在本揭露一实施方式中，上述导体邻接第一顶面的外侧壁接触隔离层。
[0009]在本揭露一实施方式中，上述上盖层具有顶面与在第一顶面上的第一底面，上盖层的顶面到第一底面的距离小于导体的第一顶面到第二顶面的距离。
[0010]在本揭露一实施方式中，上述上盖层具有在第二顶面上的第二底面，上盖层的顶面到第二底面的距离大于导体的第一顶面到第二顶面的距离。
[0011]在本揭露一实施方式中，上述上盖层的第一底面的宽度大于第二底面的宽度。
[0012]在本揭露一实施方式中，上述上盖层位于介电层下方。
[0013]在本揭露一实施方式中，上述上盖层的外侧壁接触隔离层。
[0014]本揭露的一技术态样为一种半导体结构的制造方法。
[0015]根据本揭露一实施方式，一种半导体结构的制造方法包括：在基板中形成凹部，其中绝缘层位于基板上，且介电层位于绝缘层上；在介电层上与凹部中形成隔离层；在隔离层上形成导体；蚀刻导体，使导体位于凹部中；在介电层、隔离层以及导体上形成牺牲层；注入牺牲层的第一部分，其中牺牲层具有未被注入的第二部分；去除牺牲层的第一部分，使牺牲
层具有裸露导体的开口；以及蚀刻牺牲层的第二部分与导体，使导体具有第一顶面及第二顶面，其中第二顶面与牺牲层的开口位置对应，第一顶面与牺牲层的第二部分位置对应，且第一顶面较第二顶面靠近介电层。
[0016]在本揭露一实施方式中，上述注入牺牲层后，牺牲层的第一部分及第二部分具有不同的蚀刻速率。
[0017]在本揭露一实施方式中，上述在介电层、隔离层以及导体上形成牺牲层使用四乙氧基硅烷(Tetraethoxysilane,TEOS)。
[0018]在本揭露一实施方式中，上述注入牺牲层使用倾斜注入方式，使牺牲层具有不同蚀刻速率的第一部分及第二部分。
[0019]在本揭露一实施方式中，上述方法还包括在导体上与介电层上形成上盖层。
[0020]在本揭露一实施方式中，上述方法还包括蚀刻上盖层，使上盖层的顶面位于凹部中。
[0021]在本揭露一实施方式中，上述蚀刻上盖层使得上盖层的顶面与导体的第一顶面之间的距离小于上盖层的顶面与导体的第二顶面之间的距离。
[0022]在本揭露一实施方式中，上述绝缘层的材质与介电层的材质不同。
[0023]在本揭露一实施方式中，上述方法还包括：在基板中形成凹部之前，在基板的顶面上形成绝缘层与介电层；以及图案化绝缘层与介电层，以形成对应凹部位置的开口。
[0024]在本揭露一实施方式中，上述在隔离层上形成导体使得导体覆盖基板的顶面。
[0025]在本揭露上述实施方式中，由于半导体结构的导体具有第一顶面、第二顶面以及邻接第一顶面与第二顶面的内侧壁，且第一顶面较第二顶面靠近介电层，因此第一顶面、第二顶面与内侧壁形成阶梯状表面。半导体结构的阶梯状表面可降低栅极引发漏极泄漏电流(GIDL)。此外，与传统技术相较，半导体结构的基板的凹部具有较多的导体，因此半导体结构具有低电阻特性，有利于后续应用。
附图说明
[0026]当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施方式。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
[0027]图1绘示根据本揭露一实施方式的半导体结构的剖面图。
[0028]图2绘示根据本揭露一实施方式的半导体结构的制造方法的流程图。
[0029]图3至图12绘示根据本揭露一实施方式的半导体结构的制造方法在不同阶段的剖面图。
具体实施方式
[0030]以下揭示的实施方式内容提供了用于实施所提供的目标的不同特征的许多不同实施方式或实例。下文描述了元件和布置的特定实例以简化本案。当然，该等实例仅为实例且并不意欲作为限制。此外，本案可在各个实例中重复元件符号及/或字母。此重复用于简便和清晰的目的，且其本身不指定所论述的各个实施方式及/或配置之间的关系。
[0031]诸如“在
……
下方”、“在
……
之下”、“下部”、“在
……
之上”、“上部”等等空间相对
术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的定向之外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。
[0032]图1绘示根据本揭露一实施方式的半导体结构100的剖面图。半导体结构100包括基板110、绝缘层120、介电层130、隔离层140、导体150以及上盖层160。基板110具有凹部112。绝缘层120位于基板110的顶面114上。举例来说，绝缘层120的材质可包括氮化钛，但并不以此为限。介电层130位于绝缘层120上。介电层130的材质可包括氮化硅，但并不以此为限。绝缘层120的材质与介电层130的材质不同。
[0033]隔离层140位于基板110的凹部112的表面上且延伸至绝缘层120的侧壁122与介电层130的侧壁132。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包含：基板，具有凹部；绝缘层，位于该基板的顶面上；介电层，位于该绝缘层上；隔离层，位于该凹部的表面上且延伸至该绝缘层的侧壁；导体，位于该凹部中的该隔离层上，其中该导体具有第一顶面及第二顶面，该第一顶面较第二顶面靠近该介电层；以及上盖层，位于该凹部中且覆盖该导体。2.根据权利要求1所述的半导体结构，其中该导体的该第一顶面的宽度大于该第二顶面的宽度。3.根据权利要求1所述的半导体结构，其中该导体具有邻接该第一顶面与该第二顶面的内侧壁，且该第一顶面、该第二顶面与该内侧壁定义出阶梯状表面。4.根据权利要求1所述的半导体结构，其中该导体的该第一顶面到该第二顶面的距离大于该导体的该第二顶面到该导体的底部的距离。5.根据权利要求1所述的半导体结构，其中该导体邻接该第一顶面的外侧壁接触该隔离层。6.根据权利要求1所述的半导体结构，其中该上盖层具有顶面与在该第一顶面上的第一底面，该上盖层的该顶面到该第一底面的距离小于该导体的该第一顶面到该第二顶面的距离。7.根据权利要求6所述的半导体结构，其中该上盖层具有在该第二顶面上的第二底面，该上盖层的该顶面到该第二底面的距离大于该导体的该第一顶面到该第二顶面的距离。8.根据权利要求7所述的半导体结构，其中该上盖层的该第一底面的宽度大于该第二底面的宽度。9.根据权利要求1所述的半导体结构，其中该上盖层位于该介电层下方。10.根据权利要求1所述的半导体结构，其中该上盖层的外侧壁接触该隔离层。11.一种半导体结构的制造方法，其特征在于，包含：在基板中形成凹部，其中绝缘层位于该基板上，且介电层位于该绝缘层上；在该介电层上与该凹部中形成隔离层；在...

【专利技术属性】
技术研发人员：黄至伟，樊旭诚，李恩瑞，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：