高压半导体开关制造技术

提供了一种高压半导体开关。高压半导体开关包括一个或更多个开关子电路，其中，每个开关子电路可以包括一个或更多个FET电路和电压移位晶体管。高压半导体开关可以基于操作和环境要求来配置，操作和环境要求例如量子计算系统的操作和环境要求，其中，高压开关可以位于低温恒温器或真空室中。低温恒温器或真空室中。低温恒温器或真空室中。

【技术实现步骤摘要】
高压半导体开关
[0001]相关申请的交叉引用
[0002]本申请要求于2021年7月26日提交的美国临时专利申请序列号63/225,801的权益，其全部内容通过引用并入本文以用于所有目的。


[0003]各个实施例涉及高压半导体开关。例如，一些实施例涉及包括具有一个或更多个电压移位晶体管的一个或更多个FET电路的高压半导体开关，一个或更多个电压移位晶体管例如在量子计算机的电开关电路中使用，以控制信号流向离子阱的电压移位晶体管。

技术介绍

[0004]使用诸如场效应晶体管(FET)的晶体管的电开关电路具有可能会限制这样的电开关电路可以使用的环境的实际限制。这样的限制可能是由于使用FET的电开关电路的组成，或可能是由于FET的制造。例如，用于各种专业应用的电路(例如用于大规模量子计算机的电路)可以使用(除其它外)比传统电路高的电压。例如，传统的电开关电路已使用例如固有上限为5伏的CMOS技术，其不能满足例如可能要求高压的量子计算机的操作标准。电路的操作标准也可能有更高的要求，例如要求半导体开关满足特定的操作标准，包括但不限于噪声要求或延迟要求。通过所施加的努力、独创性和创新，通过开发根据本专利技术实施例构造的解决方案，解决了现有半导体开关的许多不足，本文详细描述本专利技术的许多示例。

技术实现思路

[0005]示例实施例提供用于高压半导体开关的装置、系统、方法、计算机程序产品等。例如，各个实施例提供用于在量子计算机中使用的装置、系统、方法、计算机程序产品等，包括在量子计算机的开关网络中用作用于离子阱电极控制的高压半导体开关。如本文所讨论的，高压半导体开关还可用于使用高压半导体开关的其它应用中。
[0006]在示例实施例中，并且根据本公开的一个方面，高压半导体开关包括第一开关子电路和第二开关子电路。在一些情况下，第一开关子电路包括一个或更多个FET电路和第一电压移位FET，其中，第一开关子电路的第一FET电路包括第一FET和第二FET；并且，第二开关子电路包括一个或更多个FET电路和第二电压移位晶体管，其中，第二开关子电路的第一FET电路包括第三FET和第四FET。在一些情况下，第一FET、第二FET、第三FET、第四FET、第一电压移位FET和第二电压移位晶体管中的每个都包括栅极、漏极和源极。在一些情况下，第一FET的栅极和第二FET的栅极连接到第一开关子电路的栅极端子；第三FET的栅极和第四FET的栅极连接到第二开关子电路的栅极端子；第一FET的源极、第二FET的源极和第一电压移位FEIT的栅极相连；第三FET的源极、第四FET的源极和第二电压移位FET的栅极相连。在一些情况下，输入端子连接到第一FET的漏极和第四FET的漏极，输出端子连接到第二FET的漏极和第三FET的漏极。
[0007]在示例实施例中，高压半导体开关的输出端子连接到量子计算系统的离子阱。在
示例实施例中，高压半导体开关位于量子计算系统的低温恒温器中。在示例实施例中，第一FET和第二FET是p沟道FET，并且第三FET和第四FET是n沟道FET。在示例实施例中，第一FET、第二FET、第三FET和第四FET是DMOS FET。在示例实施例中，第一开关子电路还包括第二FET电路，其中，第一开关子电路的第一FET电路和第一开关子电路的第二FET电路并联连接。在示例实施例中，第一开关子电路的一个或更多个FET电路与第二开关子电路的一个或更多个FET电路的比率大于一。在示例实施例中，第一开关子电路的一个或更多个FET电路与第二开关子电路的一个或更多个FET电路的比率小于一。在示例实施例中，高压半导体开关被配置为在20开尔文或低于20开尔文时不会出现冻结。在示例实施例中，高压半导体开关被单片集成到半导体材料中。
[0008]根据本公开的另一方面，一种驱动高压开关电路的方法包括提供包括第一开关子电路和第二开关子电路的高压半导体开关。在一些情况下，第一开关子电路包括一个或更多个FET电路和第一电压移位FET，其中，第一开关子电路的第一FET电路包括第一FET和第二FET；第二开关子电路包括一个或更多个FET电路和第二电压移位晶体管，其中，第二开关子电路的第一FET电路包括第三FET和第四FET。在一些情况下，第一FET、第二FET、第三FET、第四FET、第一电压移位FET和第二电压移位晶体管中的每个都包括栅极、漏极和源极。在一些情况下，第一FET的栅极和第二FET的栅极连接到第一开关子电路的栅极端子；第三FET的栅极和第四FET的源极连接到第二开关子电路的栅极端子；第一FET的源极、第二FET的源极和第一电压移位FET的栅极相连；第三FET的源极、第四FET的源极和第二电压移位FET的栅极相连。输入端子连接第一FET的漏极和第四FET的漏极；并且，输出端子连接到第二FET的漏极和第三FET的漏极。该方法还包括向输入端子提供第一电压；通过向高压半导体开关的第一端子和第二端子施加使能信号，将第一开关子电路切换为导通，其中，使能信号使得第一FET、第二FET、第三FET和第四FET导通；以及，通过向高压半导体开关的第一端子和第二端子施加禁用信号，将第一开关子电路切换为不导通，其中，禁用信号使得第一FET、第二FET或者第一FET和第二FET不导通，并且使得第三FET、第四FET或者第三FET和第四FET不导通。
附图说明
[0009]已经如此概括地描述了本专利技术，现在将参照附图，这些附图不一定按比例绘制，并且在附图中：
[0010]图1是示出包括根据示例实施例的量子系统控制器的示例量子计算系统的示意图。
[0011]图2提供量子计算机的示例量子系统控制器的示意图。
[0012]图3提供可根据示例实施例使用的量子计算机系统的示例计算实体的示意图。
[0013]图4提供可根据示例实施例使用的开关电路的框图。
[0014]图5A和图5B提供可根据示例实施例使用的FET电路的示意图。
[0015]图6提供可根据示例实施例使用的开关子电路的一部分的示意图。
[0016]图7提供可根据示例实施例使用的开关子电路的一部分的示意图。
[0017]图8提供可根据示例实施例使用的高压半导体开关的一部分的示意图。
[0018]图9提供可根据示例实施例使用的高压半导体开关的示意图。
[0019]图10是可根据示例实施例使用的高压半导体开关的示意图。
具体实施方式
[0020]现在将参照附图在下文中更全面地描述本专利技术，在附图中示出了本专利技术的一些但不是所有实施例。实际上，本专利技术可以以许多不同的形式体现，不应被解释为限于本文所阐述的实施例；相反，提供这些实施例是为了使本公开满足适用的法律要求。除非另有说明，否则术语“或”(也表示为“/”)在本文中以替代和结合的两个含义使用。术语“说明性”和“示例性”仅用作示例，不表示质量水平。除非另有说明，否则术语“一般”、“大致”和“大约”是指在工程和/或制造公差范围内和/或在用户测量能力范围内。相似的附图标记始终指代相似的元素。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高压半导体开关，包括：第一开关子电路，其包括一个或更多个FET电路和第一电压移位FET，其中，所述第一开关子电路的第一FET电路包括第一FET和第二FET；第二开关子电路，其包括一个或更多个FET电路和第二电压移位晶体管，其中，所述第二开关子电路的第一FET电路包括第三FET和第四FET；其中，所述第一FET、第二FET、第三FET、第四FET、第一电压移位FET和第二电压移位晶体管中的每个都包括栅极、漏极和源极；其中：所述第一FET的栅极和所述第二FET的栅极连接到所述第一开关子电路的栅极端子；所述第三FET的栅极和所述第四FET的栅极连接到所述第二开关子电路的栅极端子；所述第一FET的源极、所述第二FET的源极与所述第一电压移位FET的栅极相连；所述第三FET的源极、所述第四FET的源极与所述第二电压移位FET的栅极相连；并且所述高压半导体开关还包括：连接到所述第一FET的漏极和所述第四FET的漏极的输入端子；和连接到所述第二FET的漏极和所述第三FET的漏极的输出端子。2.根据权利要求1所述的高压半导体开关，其中，所述高压半导体开关的输出端子与量子计算系统的离子阱的至少一个电极电连通。3.根据权利要求2所述的高压半导体开关，其中，所述高压半导体开关位于所述量子计算系统的低温恒温器中。4.根据权利要求1所述的高压半导体开关，其中，所述高压半导体开关被配置为在低至20开尔文或低于20开尔文时最小化冻结。5.根据权利要求1所述的高压半导体开关，其中，所述第一开关子电路和第二开关子电路中的至少一个包括至少一个电容器，其中，所述电容器减缓对负载的电荷注入。6.一种驱动高压开关电路的方法，所述方法包括：提供高压半导体开关，所述高压半导体开关包括：第一开关子电路，其包括一个或更多个FET电路和第一电压移位FET，其中，所述第一开关子电路的第一FET电路包括第一FET和第二FET；第二开关子电路，其包括一个或更多个FET电路和第二电压移位晶体管，其中，...

【专利技术属性】
技术研发人员：大卫，
申请(专利权)人：量子计算有限责任公司，
类型：发明
国别省市：