一种对多种以太网接口模式的通用时钟管理系统和方法技术方案

本发明专利技术公开了一种对多种以太网接口模式的通用时钟管理系统和方法，包括PLL模块、Devider模块、MUX_1模块、MUX_2模块、MAC模块、MUX_3模块、MUX_4模块、MUX_6模块、MUX_7模块；通过对各种接口模式下时钟信号进行复用以及设置双向管脚，从而减少了信号数量；通过对接收和发送通路进行分离，使接口更加清晰；用户只需要根据自己的需求选择端口模式及工作频率，该结构会自动切换到与其适配的时钟频率；通用时钟管理方法有效解决了时钟结构复杂、接口信号多、用户不易使用的问题；同时通过对RGMII接口两种工作模式下时钟路径和数据路径的分离，保证了物理实现时序的收敛性。保证了物理实现时序的收敛性。保证了物理实现时序的收敛性。

【技术实现步骤摘要】
一种对多种以太网接口模式的通用时钟管理系统和方法


[0001]本专利技术属于计算机通信及网络领域，具体属于一种对多种以太网接口模式的通用时钟管理系统和方法。

技术介绍

[0002]目前在主流的以太网交换芯片中，为了方便用户使用，其管理端口会支持多种接口模式，如GMII/MII/RGMII/RevMII等，为了实现和对端更好的适配，RGMII接口同时支持nomal和delay两种模式；由于各种接口模式都有单独的工作速率及时钟频率，导致其时钟结构复杂、接口信号多、用户不易使用；而RGMII接口的两种工作模式由于对时序的要求不同，导致物理实现时序很难收敛。

技术实现思路

[0003]为了解决现有技术中存在的问题，本专利技术提供一种对多种以太网接口模式的通用时钟管理系统和方法，用于解决上述问题。
[0004]为实现上述目的，本专利技术提供如下技术方案：
[0005]一种对多种以太网接口模式的通用时钟管理系统，包括PLL模块、Devider模块、MUX_1模块、MUX_2模块、MAC模块、MUX_3模块、MUX_4模块、MUX_6模块、MUX_7模块；
[0006]所述PLL模块的输出端连接Devider模块的输入端，Devider模块的输出端连接MUX_1模块的输入端，MUX_1模块的输出端连接MUX_2模块的输入端；MUX_2模块的输入端连接双向PAD电路；
[0007]所述MUX_2模块用于依据控制信号对GMII/MII/RGMII/RevMII四种接口模式进行切换；所述MUX_2模块的输出端连接MAC模块的输入端；MAC模块用于进行接口模式及速率选择后的采样；
[0008]对于接收通路，MUX_2模块中RvMII接口模式选择MUX_1模块输出的时钟频率，GMII/MII/RGMII三种接口模式下选择外部输入的IMP_RXCLK，若是RGMII接口模式，选择nomal和delay切换后的时钟频率；MUX_3模块用于依据IMP接口接收delay模式控制信号进行对IMP_RXCLK和imp_rxclk_d的选择；所述MUX_7模块用于在RGMII接口模式下，进行接收数据和控制信号的选择；
[0009]对于发送通路，MUX_2模块中GMII/RGMII/RvMII三种接口模式选择MUX_1模块输出的时钟频率，MII接口模式下选择外部输入的IMP_TXCLK，若是RGMII接口模式，选择nomal和delay切换后的时钟频率；
[0010]所述MUX_4模块用于依据delay模式控制信号对时钟进行选择；所述MUX_6模块用于delay模式控制信号进行发送数据和控制信号的选择。
[0011]优选的，所述PLL模块用于将输入的25MHz时钟进行10倍频，产生250MHz时钟传输给Devider模块。
[0012]优选的，所述Devider模块用于对PLL模块输出的时钟进行分频，产生125MHz/
25MHz/2.5MHz三种时钟。
[0013]优选的，所述MUX_1模块用于依据控制信号对Devider模块分频后的125MHz/25MHz/2.5MHz三种时钟频率进行选择。
[0014]优选的，还包括Delay模块，所述Delay模块用于对控制信号进行延迟。
[0015]优选的，所述MUX_3模块在IMP_RXC_DELAY信号为1时选择时钟imp_rxclk_d，否则选择时钟IMP_RXCLK。
[0016]优选的，所述MUX_4模块用于根据IMP接口发送delay模式控制信号IMP_TXC_DELAY对时钟进行选择，产生时钟IMP_GTX_CLK；当IMP_TXC_DELAY信号为1时，选择delay模块后的时钟，否则选择MUX_1模块产生的时钟。
[0017]优选的，所述MUX_6模块用于根据IMP接口发送delay模式控制信号IMP_TXC_DELAY进行对发送数据和控制信号的选择，产生TXD[3:0]和TX_CTRL；
[0018]当控制信号IMP_TXC_DELAY为0时，选择MAC模块产生的mac_txd[3:0]和mac_tx_ctrl信号，当控制信号IMP_TXC_DELAY为1时，选择Delay模块产生的mac_txd_d[3:0]和mac_tx_ctrl_d信号。
[0019]优选的，所述MUX_7模块用于根据IMP接口接收delay模式控制信号IMP_RXC_DELAY进行接收数据和控制信号的选择，产生mac_rxd[3:0]和mac_rx_ctrl信号给MAC模块；
[0020]当控制信号IMP_RXC_DELAY为1时，选择Delay模块产生的rxd_d[3:0]和rx_ctrl_d信号，当控制信号IMP_RXC_DELAY为0时，选择外部输入的RXD[3:0]和RX_CTRL信号。
[0021]一种对多种以太网接口模式的通用时钟管理方法，包括以下过程，
[0022]PLL模块对输入的时钟进行倍频并输出至Devider模块，Devider模块对PLL模块输出的时钟进行分频并传输至MUX_1模块；MUX_1模块对Devider模块分频后的时钟进行选择，并传输至MUX_2模块；
[0023]MUX_2模块依据控制信号对GMII/MII/RGMII/RevMII四种接口模式进行切换；MAC模块用于对GMII/MII/RGMII/RevMII四种接口模式及10/100/1000Mbps速率选择后的时钟和数据采样；
[0024]对于接收通路，RvMII接口模式选择MUX_1模块输出的时钟频率，GMII/MII/RGMII三种接口模式下选择外部输入的IMP_RXCLK，若是RGMII接口模式，选择nomal和delay切换后的时钟频率；
[0025]对于发送通路，GMII/RGMII/RvMII三种接口模式选择MUX_1模块输出的时钟频率，MII接口模式下选择外部输入的IMP_TXCLK，若是RGMII接口模式，选择nomal和delay切换后的时钟频率。
[0026]与现有技术相比，本专利技术具有以下有益的技术效果：
[0027]本专利技术提供一种对多种以太网接口模式的通用时钟管理系统，通过对各种接口模式下时钟信号进行复用以及设置双向管脚，从而减少了信号数量；通过对接收和发送通路进行分离，使接口更加清晰；用户只需要根据自己的需求选择端口模式及工作频率，该结构会自动切换到与其适配的时钟频率；针对RGMII接口的两种工作模式，为了保证物理实现时序的收敛性，采用将时钟路径和数据路径分离的设计结构。
[0028]本专利技术的一种对多种以太网接口模式的通用时钟管理方法，支持各种常用的以太网接口模式，能够实现各种工作模式与速率组合下的时钟切换，接口信号简单、清晰、数量
少，具有很高的工程应用价值。本专利技术通过对该专利技术进行功能仿真，并与传统的以太网交换电路结构进行比较。在测试环境中，随机产生1000组报文，端口模式进行GMII/MII/RGMII/RevMII本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种对多种以太网接口模式的通用时钟管理系统，其特征在于，包括PLL模块、Devider模块、MUX_1模块、MUX_2模块、MAC模块、MUX_3模块、MUX_4模块、MUX_6模块、MUX_7模块；所述PLL模块的输出端连接Devider模块的输入端，Devider模块的输出端连接MUX_1模块的输入端，MUX_1模块的输出端连接MUX_2模块的输入端；MUX_2模块的输入端连接双向PAD电路；所述MUX_2模块用于依据控制信号对GMII/MII/RGMII/RevMII四种接口模式进行切换；所述MUX_2模块的输出端连接MAC模块的输入端；MAC模块用于进行接口模式及速率选择后的采样；对于接收通路，MUX_2模块中RvMII接口模式选择MUX_1模块输出的时钟频率，GMII/MII/RGMII三种接口模式下选择外部输入的IMP_RXCLK，若是RGMII接口模式，选择nomal和delay切换后的时钟频率；MUX_3模块用于依据IMP接口接收delay模式控制信号进行对IMP_RXCLK和imp_rxclk_d的选择；所述MUX_7模块用于在RGMII接口模式下，进行接收数据和控制信号的选择；对于发送通路，MUX_2模块中GMII/RGMII/RvMII三种接口模式选择MUX_1模块输出的时钟频率，MII接口模式下选择外部输入的IMP_TXCLK，若是RGMII接口模式，选择nomal和delay切换后的时钟频率；所述MUX_4模块用于依据delay模式控制信号对时钟进行选择；所述MUX_6模块用于delay模式控制信号进行发送数据和控制信号的选择。2.根据权利要求1所述的一种对多种以太网接口模式的通用时钟管理系统，其特征在于，所述PLL模块用于将输入的25MHz时钟进行10倍频，产生250MHz时钟传输给Devider模块。3.根据权利要求1所述的一种对多种以太网接口模式的通用时钟管理系统，其特征在于，所述Devider模块用于对PLL模块输出的时钟进行分频，产生125MHz/25MHz/2.5MHz三种时钟。4.根据权利要求1所述的一种对多种以太网接口模式的通用时钟管理系统，其特征在于，所述MUX_1模块用于依据控制信号对Devider模块分频后的125MHz/25MHz/2.5MHz三种时钟频率进行选择。5.根据权利要求1所述的一种对多种以太网接口模式的通用时钟管理系统，其特征在于，还包括Delay模块，所述Delay模块用于对控制信号进行延迟。6.根据权利要求1所述的一种对多种以太网接口模式的通用时钟管理系统，其特征在于，所述MUX_3模块在IMP_RXC_DELAY信号为1时选择时钟imp_rxclk_d，否...

【专利技术属性】
技术研发人员：冯海强，李小波，赵文琦，马徐瀚，张方，李龙飞，杨靓，王剑峰，
申请(专利权)人：西安微电子技术研究所，
类型：发明
国别省市：