一种堆叠式芯片封装结构制造技术

本实用新型专利技术公开了一种堆叠式芯片封装结构，包括封装主体、塑封料和锡球，封装主体包括基板、第一芯片组、FOW层、第二芯片组和控制芯片，第一芯片组堆叠于基板上，该第一芯片组包括多个自下而上错位堆叠于基板上的第一芯片，第二芯片组通过FOW层错位堆叠于第一芯片组上，该第二芯片组包括多个自下而上错位堆叠于FOW层上的第二芯片；控制芯片堆叠于基板上位于第一芯片组的旁侧，且全部或部分的位于第二芯片组的下方。本实用新型专利技术第一芯片组为错位堆叠状，第二芯片组为错位堆叠状，且二者也呈错位堆叠状，可以减小芯片在横向上占用空间，且控制芯片堆叠于基板上芯片的下方，可减小横向占用空间，从而整体上减小了芯片封装结构的体积。积。积。

【技术实现步骤摘要】
一种堆叠式芯片封装结构


[0001]本技术涉及芯片封装
，尤其涉及了一种堆叠式芯片封装结构。

技术介绍

[0002]目前国内普通BGA封装产品, 通常是芯片平铺或者芯片堆叠芯片的结构, 堆叠最多8颗芯片，受限制程能力，无法将更多Flash存储芯片进行堆叠。封装产品内的芯片密度小，使得封装后的产品存储量小，无法满足客户需求。
[0003]普通芯片堆叠最多8颗，且在同一芯片的上方同一方向上进行堆叠，堆叠层数受限于封装尺寸，同时随着堆叠层数增加，芯片重心偏移，封装结构不稳固。

技术实现思路

[0004]本技术的目的在于提供一种堆叠式芯片封装结构，第一芯片组为错位堆叠状，第二芯片组为错位堆叠状，且第一芯片组和第二芯片组也呈错位堆叠状，并非十六个芯片依次错位堆叠，可以减小芯片在横向上占用空间，同时控制芯片堆叠于基板上芯片的下方，亦可减小横向占用空间，从而整体上减小了芯片封装结构的体积。
[0005]为达到上述目的，本技术采用的技术方案是：一种堆叠式芯片封装结构，包括封装主体、塑封料和锡球，所述封装主体包括基板、第一芯片组、FOW层、第二芯片组和控制芯片，所述第一芯片组堆叠于基板上，该第一芯片组包括多个自下而上错位堆叠于基板上的第一芯片，所述第二芯片组通过FOW层错位堆叠于第一芯片组上，该第二芯片组包括多个自下而上错位堆叠于FOW层上的第二芯片；所述控制芯片堆叠于基板上位于第一芯片组的旁侧，且全部或部分的位于第二芯片组的下方。
[0006]作为进一步的优化，所述第一芯片组中的多个所述第一芯片自左向右堆叠；所述第二芯片组中的多个所述第二芯片自左向右堆叠。
[0007]作为进一步的优化，所述第二芯片组中最下端的第二芯片位于所述第一芯片组中最下端的第一芯片的右侧。
[0008]作为进一步的优化，所述控制芯片不与所述第一芯片、和/或第二芯片相接触。
[0009]作为进一步的优化，所述塑封料位于所述基板上端面；多个所述锡球位于所述基板的下端面。
[0010]作为进一步的优化，所述第一芯片和第二芯片的厚度为35
±
3μm；所述塑封料、基板和锡球的高度之和≤1.35mm。
[0011]作为进一步的优化，所述第一芯片和第二芯片均为FLASH存储芯片。
[0012]作为进一步的优化，所述第一芯片的个数≥6个，优选8个；所述第二芯片的个数≥6个，优选8个。
[0013]与现有技术相比，本技术具有以下的有益效果：
[0014]1.第一芯片组为错位堆叠状，第二芯片组为错位堆叠状，且第一芯片组和第二芯片组也呈错位堆叠状，并非十六个芯片依次错位堆叠，可以减小芯片在横向上占用空间；
[0015]2.控制芯片堆叠于基板上芯片的下方，亦可减小横向占用空间，从而整体上减小了芯片封装结构的体积；
[0016]3.第一芯片和第二芯片的厚度为35
±
3μm，具有较小的高度，可以纵向控制芯片封装结构的体积。
附图说明
[0017]图1为本技术的封装主体的结构示意图。
[0018]图2为本技术的堆叠式芯片封装结构的示意图。
具体实施方式
[0019]以下是本技术的具体实施例并结合附图，对本技术的技术方案作进一步的描述，但本技术并不限于这些实施例。
[0020]如图1至2所示，一种堆叠式芯片封装结构，包括封装主体100、塑封料200和锡球300，封装主体100包括基板10、第一芯片组31、FOW层40、第二芯片组32和控制芯片20，第一芯片组31堆叠于基板10上，该第一芯片组31包括八个自下而上错位堆叠于基板上的第一芯片311，第一芯片可以为FLASH存储芯片，第二芯片组32通过FOW层40错位堆叠于第一芯片组31上，该第二芯片组32包括八个自下而上错位堆叠于FOW层40上的第二芯片321，第二芯片321同第一芯311片一样，可以为FLASH存储芯片；控制芯片20堆叠于基板10上位于第一芯片组31的旁侧，且全部或部分的位于第二芯片组32的下方，且控制芯片20不与第一芯片311和第二芯片321相接触。
[0021]本技术中，第一芯片组为错位堆叠状，第二芯片组为错位堆叠状，且第一芯片组和第二芯片组也呈错位堆叠状，并非十六个芯片依次错位堆叠，可以减小芯片在横向上占用空间；在此基础上，将控制芯片堆叠于基板上芯片的下方，亦可减小横向占用空间，从而整体上减小了芯片封装结构的体积。
[0022]本技术的基板上的一侧边缘倒装一颗控制芯片（Controller芯片），另一侧堆叠16颗闪存芯片（Flash芯片），闪存芯片错位堆叠在控制芯片上方，基板、闪存芯片之间、以及闪存芯片与闪存芯片之间通过金线进行电连接；金线和芯片由塑封树脂封装在基板上。
[0023]第一芯片组和第二芯片组的具体堆叠形式为：第一芯片组31中的八个第一芯片311自左向右堆叠，而且，第二芯片组32中的八个第二芯片312自左向右堆叠第二芯片组32中最下端的第二芯片321位于第一芯片组31中最下端的第一芯片311的右侧。底下8个错位堆叠，上面8个错位堆叠，且两层呈错位堆叠，下层的最下端的第一芯片与上层的最下端的竖直投影平齐时，芯片重心维持不变，使得封装结构更加稳固，同时在体积大小不变的情况下，物体内存容量可以得到成倍的提升。
[0024]本申请的十六层芯片错位堆叠式的封装结构，采用倒装技术，充分利用倒装芯片上方间，采用打线上方贴膜(FOW)技术，便于临近芯片的金线键合，而且，双层的错位堆叠可以使整体封装尺寸不变的情况下，可以封装更多、更大尺寸的芯片，提高存储容量。
[0025]在整体的封装结构中，塑封料200位于基板10上端面；153个锡球300位于基板10的下端面。
[0026]与缩小芯片横向体积相适应的，本技术中，第一芯片311和第二芯片321的厚
度为35
±
3μm；塑封料200、基板100和锡球300的高度之和≤1.35mm，可以缩小芯片的纵向体积。
[0027]本文中所描述的具体实施例仅仅是对本技术精神作举例说明。本技术所属
的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本技术的精神或者超越所附权利要求书所定义的范围。
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【技术保护点】

【技术特征摘要】
1.一种堆叠式芯片封装结构，包括封装主体、塑封料和锡球，其特征在于，所述封装主体包括基板、第一芯片组、FOW层、第二芯片组和控制芯片，所述第一芯片组堆叠于基板上，该第一芯片组包括多个自下而上错位堆叠于基板上的第一芯片，所述第二芯片组通过FOW层错位堆叠于第一芯片组上，该第二芯片组包括多个自下而上错位堆叠于FOW层上的第二芯片；所述控制芯片堆叠于基板上位于第一芯片组的旁侧，且全部或部分的位于第二芯片组的下方。2.根据权利要求1所述的堆叠式芯片封装结构，其特征在于，所述第一芯片组中的多个所述第一芯片自左向右堆叠；所述第二芯片组中的多个所述第二芯片自左向右堆叠。3.根据权利要求1或2所述的堆叠式芯片封装结构，其特征在于，所述第二芯片组中最下端的第二芯片位于所述第...

【专利技术属性】
技术研发人员：樊志钢，
申请(专利权)人：力成科技苏州有限公司，
类型：新型
国别省市：