片内时钟网络延时测试电路制造技术

片内时钟网络延时测试电路，涉及集成电路技术，本实用新型专利技术包括时钟管理电路模块、控制时钟信号支路和N个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，各触发器的输出端连接控制/存储模块，控制/存储模块连接对外输出接口；所述控制/存储模块与时钟管理电路模块连接；时钟管理电路模块的测试时钟信号端口通过各测试支路中的时钟网络路径与该支路的触发器的采样信号输入端连接；时钟管理电路模块的控制时钟信号端口通过控制时钟信号支路与各触发器的时钟端连接。本实用新型专利技术测试成本低，精度高。精度高。精度高。

【技术实现步骤摘要】
片内时钟网络延时测试电路


[0001]本技术涉及集成电路技术，特别涉及集成电路测试技术。

技术介绍

[0002]FPGA现场可编程逻辑们阵列器件内部有着复杂的时钟网络，时钟信号经由时钟网络从发送端电路传送到接收端电路。由于不同的时钟网络路径的信号传输延时存在差异，会影响到芯片内部逻辑电路的时序关系。并且，时钟网络的信号传输延时参数与电源电压、芯片节温、芯片工艺等因素相关，因此时钟网络延时参数的测试方法研究有着一定的工程价值。
[0003]传统的时钟网络延时参数测试选择被测FPGA芯片的部分I/O接口分别作为信号的输入端和输出端。然后使用示波器或其他测试设备测试输入端信号与输出端信号之间的时序延时，并减去测试电路板上的信号传输通道的信号传输延时。这种测试方法对测试端口有着很强的依赖性，测试的灵活性较低，容易受到外部测试条件的影响。尤其针对FPGA芯片内部某些特殊的时钟网络路径，难以通过I/O输入输出端口进行测试。

技术实现思路

[0004]本技术所要解决的技术问题是，提供一种不依赖专用测试仪器设备的FPGA片内时钟网络的测试技本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.片内时钟网络延时测试电路，其特征在于，包括时钟管理电路模块、控制时钟信号支路和N个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，各触发器的输出端连接控制/存储模块，控制/存储模块连接对外输出接口；所述控制/存储模块与时钟管理电路模块连接；时钟管理电路模块的测试时钟信号端口通过各测试支...

【专利技术属性】
技术研发人员：陈环，贾楫，李友刚，张世华，王书亮，梅卫龙，李昌鑫，
申请(专利权)人：成都华微电子科技股份有限公司，
类型：新型
国别省市：