半导体测试结构及半导体测试方法技术

本发明专利技术涉及一种半导体测试结构及半导体测试方法。半导体测试结构包括：测试单元，测试单元包括：第一传输晶体管、第二传输晶体管、第三传输晶体管、第四传输晶体管、第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一测试焊盘、第二测试焊盘及第三测试焊盘；其中，第一测试焊盘与第一传输晶体管的第一端和第二传输晶体管的第一端均相连接；第二测试焊盘与第三传输晶体管的第一端、第四传输晶体管的第一端、第一下拉晶体管的第一端和第二下拉晶体管的第一端均相连接。通过测试各焊盘之间的漏电流的大小，从而能够确认对应的层间介质层内是否存在空洞，从而无需对半导体结构进行切片，从而能够节约成本。从而能够节约成本。从而能够节约成本。

【技术实现步骤摘要】
半导体测试结构及半导体测试方法


[0001]本申请涉及集成电路
，特别是涉及一种半导体测试结构及半导体测试方法。

技术介绍

[0002]随着半导体技术的发展，出现了静态随机存取存储器（Static Random
‑
Access Memory，SRAM），SRAM通过切换晶体管状态来实现存储数据的功能，只要保持通电就可以一直保存存储的数据。最小的SRAM单元称为一个bit，其只能存储一个信号0或者1，这样的一个bit的SRAM单元由6个晶体管构成，分别为2个上拉晶体管（pull up，PU）、2个下拉晶体管（pull down，PD）以及2个传输晶体管（pass gate，PG）。
[0003]SRAM中的层间介质层可以用于充当两层导电金属或者相邻金属线条之间的隔离绝缘层，SRAM在形成层间介质层时，在两个晶体管的多晶硅栅极之间的间隙容易形成孔洞（void）缺陷，进而影响整个SRAM的性能。传统技术中，通常需要对两个多晶硅栅极之间的位置进行切片，以确定此位置是否存在void。然而，传统技术属于破坏性测试，经切片后的SRAM无法继续使用，存在成本较高的问题。

技术实现思路

[0004]基于此，有必要针对传统技术中的成本较高的问题提供一种半导体测试结构及半导体测试方法。
[0005]为了实现上述目的，一方面，本专利技术提供了一种半导体测试结构，包括：测试单元，所述测试单元包括：第一传输晶体管、第二传输晶体管、第三传输晶体管、第四传输晶体管、第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一测试焊盘、第二测试焊盘及第三测试焊盘；其中，所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接，所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接，所述第一传输晶体管的控制端和所述第三传输晶体管的控制端相连接，所述第二传输晶体管的控制端和所述第四传输晶体管的控制端相连接；所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端相连接；所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端相连接；所述第一下拉晶体管的控制端和所述第一上拉晶体管的控制端相连接，所述第二下拉晶体管的控制端和所述第二上拉晶体管的控制端相连接；所述第一测试焊盘与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；所述第二测试焊盘与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；所述第三测试焊盘与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接；所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管与所述第四传
输晶体管的控制端之间、所述第一下拉晶体管与所述第二下拉晶体管的控制端之间以及所述第一上拉晶体管与所述第二上拉晶体管的控制端之间均设有层间介质层。
[0006]上述半导体测试结构，包括测试单元，测试单元包括：第一传输晶体管、第二传输晶体管、第三传输晶体管、第四传输晶体管、第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一测试焊盘、第二测试焊盘及第三测试焊盘；其中，所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接，所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接，所述第一传输晶体管的控制端和所述第三传输晶体管的控制端相连接，所述第二传输晶体管的控制端和所述第四传输晶体管的控制端相连接；所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端相连接；所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端相连接；所述第一下拉晶体管的控制端和所述第一上拉晶体管的控制端相连接，所述第二下拉晶体管的控制端和所述第二上拉晶体管的控制端相连接；所述第一测试焊盘与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；所述第二测试焊盘与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；所述第三测试焊盘与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接；所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管与所述第四传输晶体管的控制端之间、所述第一下拉晶体管与所述第二下拉晶体管的控制端之间以及所述第一上拉晶体管与所述第二上拉晶体管的控制端之间均设有层间介质层。通过使各测试焊盘之间的电压保持不同，并通过测试各焊盘之间的漏电流的大小，从而能够确认两个多晶硅结构之间填充的层间介质层内是否存在空洞，从而无需对半导体结构进行切片，从而能够节约成本。
[0007]在其中一个实施例中，所述测试单元还包括：第一互连线，所述第一互连线一端与所述第一测试焊盘相连接，另一端与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；第二互连线，所述第二互连线一端与所述第二测试焊盘相连接，另一端与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；第三互连线，所述第三互连线一端与所述第三测试焊盘相连接，另一端与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接。
[0008]在其中一个实施例中，所述测试单元还包括：第一导电插塞，位于所述第一互连线与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端之间，一端与所述第一互连线相连接，另一端与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接；第二导电插塞，位于所述第二互连线与所述第三传输晶体管的第一端和所述第四传输晶体管的第一端之间，一端与所述第二互连线相连接，另一端与所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接；第三导电插塞，位于所述第二互连线与所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端之间，一端与所述第二互连线相连接，另一端与所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；
第四导电插塞，位于所述第三互连线与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端之间，一端与所述第三互连线相连接，另一端与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接。
[0009]在其中一个实施例中，所述层间介质层还位于所述第一互连线与所述第一传输晶体管的控制端和所述第二传输晶体管的控制端之间，位于所述第二互连线与所述第三传输晶体管的控制端、所述第四传输晶体管的控制端、所述第一下拉晶体管的控制端及所述第二下拉晶体管的控制端之间，以及位于所述第三互连线与所述第一上拉晶体管和所述第二上拉晶体管之间。
[0010]在其中一个实施例中，所述第一互连线、所述第二互连线、所述第三互连线、所述第一测试焊盘、所述第二测试焊盘及所述第三测试焊盘位于同一层。
[0011]在其中一个实施例中，所述半导体测试结构还包括：衬底，所述衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；所述第一传输晶体管的第一端和第二端与所述第二传输晶体管的第一端和第二端均位于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：测试单元，所述测试单元包括：第一传输晶体管、第二传输晶体管、第三传输晶体管、第四传输晶体管、第一下拉晶体管、第二下拉晶体管、第一上拉晶体管、第二上拉晶体管、第一测试焊盘、第二测试焊盘及第三测试焊盘；其中，所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接，所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接，所述第一传输晶体管的控制端和所述第三传输晶体管的控制端相连接，所述第二传输晶体管的控制端和所述第四传输晶体管的控制端相连接；所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端相连接；所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端相连接；所述第一下拉晶体管的控制端和所述第一上拉晶体管的控制端相连接，所述第二下拉晶体管的控制端和所述第二上拉晶体管的控制端相连接；所述第一测试焊盘与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；所述第二测试焊盘与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；所述第三测试焊盘与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接；所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管与所述第四传输晶体管的控制端之间、所述第一下拉晶体管与所述第二下拉晶体管的控制端之间以及所述第一上拉晶体管与所述第二上拉晶体管的控制端之间均设有层间介质层。2.根据权利要求1所述的半导体测试结构，其特征在于，所述测试单元还包括：第一互连线，所述第一互连线一端与所述第一测试焊盘相连接，另一端与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端均相连接；第二互连线，所述第二互连线一端与所述第二测试焊盘相连接，另一端与所述第三传输晶体管的第一端、所述第四传输晶体管的第一端、所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；第三互连线，所述第三互连线一端与所述第三测试焊盘相连接，另一端与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端均相连接。3.根据权利要求2所述的半导体测试结构，其特征在于，所述测试单元还包括：第一导电插塞，位于所述第一互连线与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端之间，一端与所述第一互连线相连接，另一端与所述第一传输晶体管的第一端和所述第二传输晶体管的第一端相连接；第二导电插塞，位于所述第二互连线与所述第三传输晶体管的第一端和所述第四传输晶体管的第一端之间，一端与所述第二互连线相连接，另一端与所述第三传输晶体管的第一端和所述第四传输晶体管的第一端相连接；第三导电插塞，位于所述第二互连线与所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端之间，一端与所述第二互连线相连接，另一端与所述第一下拉晶体管的第一端和所述第二下拉晶体管的第一端均相连接；第四导电插塞，位于所述第三互连线与所述第一上拉晶体管的第一端和所述第二上拉晶体管的第一端之间，一端与所述第三互连线相连接，另一端与所述第一上拉晶体管的第
一端和所述第二上拉晶体管的第一端均相连接。4....

【专利技术属性】
技术研发人员：陈李萍，易文玉，李燕玲，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：