集成芯片制造技术

本实用新型专利技术实施例的各种实施例涉及一种集成芯片(IC)。所述IC包括位于衬底中的第一深沟槽隔离(DTI)结构。介电结构位于衬底之上。内连线结构位于介电结构中。内连线结构包括电耦合在一起的下部内连线结构与上部内连线结构。上部内连线结构包括多个导电板。所述多个导电板在垂直方向上堆叠且电耦合在一起。后侧衬底穿孔(BTSV)位于衬底及介电结构中。BTSV从下部内连线结构的导电特征延伸穿过介电结构及衬底。下部内连线结构的导电特征至少部分地在侧向上位于DTI结构的周界内。BTSV位于DTI结构的周界内。周界内。周界内。

【技术实现步骤摘要】
集成芯片


[0001]本技术实施例涉及一种集成芯片。

技术介绍

[0002]半导体行业通过缩小最小特征大小(minimum feature size)来不断提高集成芯片(integrated chip，IC)的处理能力及功耗。然而，近年来，工艺限制使得继续缩小最小特征大小变得困难。通过各种三维(three
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dimensional，3D)集成技术将二维(two
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dimensional，2D)IC堆叠成3D IC已经成为继续提高处理能力及功耗的潜在方法。虽然3D IC提供许多优势，但各种3D IC的电路探针(circuit probe，CP)测试仍可具有挑战性。

技术实现思路

[0003]在一些实施例中，本技术实施例提供一种集成芯片(IC)。所述IC包括设置在半导体衬底中的第一环形深沟槽隔离(DTI)结构。介电结构设置在半导体衬底之上。导电内连线结构设置在介电结构中。导电内连线结构包括下部导电内连线结构。导电内连线结构包括上部导电内连线结构，所述上部导电内连线结构设置在下部导电内连线结构之上且电耦本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成芯片，其特征在于，包括：第一环形深沟槽隔离结构，设置在半导体衬底中；介电结构，设置在所述半导体衬底之上；导电内连线结构，设置在所述介电结构中，其中：所述导电内连线结构包括下部导电内连线结构；所述导电内连线结构包括上部导电内连线结构，所述上部导电内连线结构设置在所述下部导电内连线结构之上且电耦合到所述下部导电内连线结构；所述上部导电内连线结构包括多个导电板；且所述多个导电板在垂直方向上堆叠且电耦合在一起；以及后侧衬底穿孔，设置在所述半导体衬底及所述介电结构中，其中所述后侧衬底穿孔从所述下部导电内连线结构的第一导电特征延伸穿过所述介电结构及所述半导体衬底两者，其中所述下部导电内连线结构的所述第一导电特征至少部分地在侧向上设置在所述第一环形深沟槽隔离结构的周界内，且其中所述后侧衬底穿孔设置在所述第一环形深沟槽隔离结构的所述周界内。2.根据权利要求1所述的集成芯片，其特征在于，所述下部导电内连线结构的所述第一导电特征的最下部表面在垂直方向上与所述半导体衬底间隔开。3.根据权利要求1所述的集成芯片，其特征在于，浅沟槽隔离结构设置在所述半导体衬底中，其中所述第一环形深沟槽隔离结构穿透所述浅沟槽隔离结构，且其中所述后侧衬底穿孔在垂直方向上延伸穿过所述浅沟槽隔离结构。4.根据权利要求1所述的集成芯片，其特征在于：所述多个导电板中的每一者包括多个板条；所述多个导电板中的第一导电板的所述多个板条在第一方向上在侧向上延伸；所述多个导电板中的第二导电板的所述多个板条在垂直于所述第一方向的第二方向上在侧向上延伸；且所述第二导电板被设置成比所述多个导电板中的任何其他的导电板更靠近所述第一导电板。5.根据权利要求1所述的集成芯片，其特征在于：所述下部导电内连线结构包括多个虚设结构，所述多个虚设结构设置在所述第一环形深沟槽隔离结构的所述周界内；且所述多个虚设结构设置在包括多个行及多个列的阵列内。6.根据权利要求1所述的集成芯片，其特征在于，还包括：第二环形深沟槽隔离结构，设置在所述半导体衬底中，其...

【专利技术属性】
技术研发人员：庄学理，黄仲仁，吴伟成，黄文铎，洪雅琪，林佳盛，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：