锁频环逻辑电路、振荡系统及振荡系统的操作方法技术方案

公开了一种锁频环(FLL)逻辑电路、一种振荡系统以及一种FLL逻辑电路的操作方法。该FLL逻辑电路包括：有效性信号发生器，其被配置为接收外部时钟信号并确定外部时钟信号中是否出现毛刺；时钟分频器，其被配置为基于外部时钟信号和有效性信号发生器的确定结果来生成参考频率时钟信号；同步器，其被配置为将振荡器时钟信号的相位与参考频率时钟信号的相位进行同步；时钟计数器，其被配置为在参考时间期间对振荡器时钟信号的脉冲数进行计数；以及码限制器，其被配置为基于所计数的脉冲数来确定用于校准振荡器时钟信号的操作频率的频率选择值的范围。选择值的范围。选择值的范围。

【技术实现步骤摘要】
锁频环逻辑电路、振荡系统及振荡系统的操作方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求2021年7月8日提交于韩国知识产权局的韩国专利申请No.10
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2021
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0089935的优先权，该申请的公开内容以引用方式整体并入本文中。


[0003]本公开涉及振荡系统，更具体地，涉及一种包括锁频环的振荡系统及该振荡系统的操作方法。

技术介绍

[0004]在集成电路中，可不同地使用振荡信号。例如，处理数字信号的集成电路的操作可与振荡信号(或时钟信号)同步。振荡信号还可用于处理诸如射频(RF)频带信号的模拟信号。当在许多系统中使用弛豫振荡器而非锁相环(PLL)作为时钟源时，存在诸如节省成本和降低功耗的优点。然而，弛豫振荡器易受温度变化影响。作为无源元件的电阻器的电阻基本上与温度成比例地增大或减小，从而改变频率。这可能不可避免地导致系统中的致命问题。

技术实现思路

[0005]提供了一种基于不连续源执行频率校准的振荡系统。
[0006]附加方面将在以下描述中部分地阐述，并且部分地将从该描述显而易见，或者可通过所呈现的实施例的实践来了解。
[0007]根据本公开的一方面，一种锁频环(FLL)逻辑电路包括：有效性信号发生器，其被配置为接收外部时钟信号并确定外部时钟信号中是否出现毛刺；时钟分频器，其被配置为基于外部时钟信号和有效性信号发生器的确定结果来生成参考频率时钟信号；同步器，其被配置为将振荡器时钟信号的相位与参考频率时钟信号的相位进行同步；时钟计数器，其被配置为在参考时间期间对振荡器时钟信号的脉冲数进行计数；以及码限制器，其被配置为基于所计数的脉冲数来确定用于校准振荡器时钟信号的操作频率的频率选择值的范围。
[0008]根据本公开的一方面，一种振荡系统包括：弛豫振荡器，其包括电阻元件和电容器；以及锁频环(FLL)逻辑电路，其包括：有效性信号发生器，其被配置为接收外部时钟信号并确定外部时钟信号中是否存在毛刺；时钟分频器，其被配置为基于外部时钟信号和有效性信号发生器的确定结果来生成参考频率时钟信号；同步器，其被配置为将振荡器时钟信号的相位与参考频率时钟信号的相位进行同步；时钟计数器，其被配置为在参考时间内对振荡器时钟信号的脉冲数进行计数；
[0009]以及码限制器，其被配置为基于所计数的脉冲数来确定用于校准振荡器时钟信号的操作频率的频率选择值的范围。
[0010]根据本公开的一方面，一种锁频环(FLL)逻辑电路的操作方法包括：接收外部时钟信号；确定外部时钟信号中是否出现毛刺；基于确定外部时钟信号中未出现毛刺，生成参考频率时钟信号；将参考频率时钟信号的相位与振荡器时钟信号的相位进行同步；执行时钟
计数；基于时钟计数的结果来确定振荡器时钟信号的操作频率是否与目标频率相同；以及基于时钟计数的结果来调节频率选择值，其中，频率选择值用于校准振荡器时钟信号的操作频率。
[0011]根据本公开的一方面，一种振荡系统包括：弛豫振荡器，其被配置为提供振荡时钟信号；以及锁频环(FLL)逻辑电路，其被配置为：接收外部时钟信号；在外部时钟信号被确定为有效的第一时间段期间：基于确定振荡时钟信号的振荡频率与目标频率不匹配，基于外部时钟信号以及振荡频率与目标频率之间的差来调节频率选择信号，并且将频率选择信号提供给弛豫振荡器，其中，频率选择信号使得弛豫振荡器调节振荡频率以与目标频率匹配；并且在外部时钟信号被确定为无效的第二时间段期间，将频率选择信号维持在恒定值。
附图说明
[0012]从以下结合附图进行的描述，本公开的某些实施例的以上和其它方面、特征和优点将更显而易见，在附图中：
[0013]图1是根据示例实施例的振荡系统的框图；
[0014]图2是根据示例实施例的锁频环(FLL)逻辑电路的框图；
[0015]图3是根据示例实施例的振荡系统的时序图；
[0016]图4是根据示例实施例的当码限制使能信号被去激活时内部频率选择信号对频率的曲线图；
[0017]图5是根据示例实施例的当码限制使能信号被激活时内部频率选择信号对频率的曲线图；
[0018]图6是根据示例实施例的温度与内部频率选择信号之间的映射表；
[0019]图7是根据示例实施例的电子装置的框图。
具体实施方式
[0020]以下，将参照附图详细描述实施例。
[0021]如本领域的传统，可根据执行所描述的功能的块来描述和示出实施例。如附图所示，这些块(其在本文中可称为单元或模块等，或者其可以通过诸如电路、发生器、分频器、同步器、计数器、限制器等的名称来引用)可在物理上由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟或数字电路实现，并且可由固件和软件驱动。例如，电路可实施在一个或多个半导体芯片中或者诸如印刷电路板等的基板支撑件上。包括在块中的电路可由专用硬件实现、或可由处理器(例如，一个或多个编程的微处理器和关联的电路)实现、或可由用于执行块的一些功能的专用硬件与用于执行块的其它功能的处理器的组合实现。实施例的各个块可被物理地分离成两个或更多个相互作用且分立的块。同样，实施例的块可被物理地组合成更复杂的块。
[0022]图1是根据示例实施例的振荡系统的框图。
[0023]参照图1，振荡系统100可包括锁频环(FLL)逻辑电路110和弛豫振荡器120。根据实施例，振荡系统100可被实现于包括模拟元件的集成电路(IC)的晶圆上。
[0024]根据实施例，FLL逻辑电路110可执行频率校准，使得振荡器频率被锁定为目标频率。目标频率可以是用于包括振荡系统100的电子装置的内部操作的频率。
[0025]根据实施例，FLL逻辑电路110可接收外部时钟信号EXT_CLK和初始频率选择信号INIT_FSEL并且向弛豫振荡器120输出内部频率选择信号INT_FSEL。外部时钟信号EXT_CLK可对应于弛豫振荡器120的参考频率。
[0026]初始频率选择信号INIT_FSEL可指用于基于外部时钟信号EXT_CLK输出目标频率的初始设定值。即使外部时钟信号EXT_CLK是相同的，根据振荡系统100的工艺条件，振荡器时钟信号OSC_CLK的频率也可不同。例如，可在晶圆的中心区域中创建包括第一振荡系统的芯片，并且可在晶圆的边界区域中创建包括第二振荡系统的芯片。在这种情况下，当内部频率选择信号INT_FSEL的值相对于外部时钟信号EXT_CLK为100时，包括第一振荡系统的芯片可输出目标频率作为振荡器时钟信号OSC_CLK的频率，当内部频率选择信号INT_FSEL的值为120时，包括第二振荡系统的芯片可输出具有与目标频率相同的频率的振荡器频率OSC_CLK。换言之，初始频率选择信号INIT_FSEL的值是内部频率选择信号INT_FSEL的初始值，其可由振荡系统100使用以基于外部时钟信号EXT_CLK输出目标频率。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种锁频环逻辑电路，包括：有效性信号发生器，其被配置为接收外部时钟信号并确定所述外部时钟信号中是否出现毛刺；时钟分频器，其被配置为基于所述外部时钟信号和所述有效性信号发生器的确定结果来生成参考频率时钟信号；同步器，其被配置为将振荡器时钟信号的相位与所述参考频率时钟信号的相位进行同步；时钟计数器，其被配置为在参考时间期间对所述振荡器时钟信号的脉冲数进行计数；以及码限制器，其被配置为基于所计数的脉冲数来确定用于校准所述振荡器时钟信号的操作频率的频率选择值的范围。2.根据权利要求1所述的锁频环逻辑电路，其中，所述范围是基于初始频率选择值确定的预定范围。3.根据权利要求1所述的锁频环逻辑电路，其中，所述有效性信号发生器还被配置为：在预定时间内监测所述外部时钟信号；基于确定所述外部时钟信号中未出现所述毛刺，生成有效性信号并将所述有效性信号发送至所述时钟分频器，其中，所述有效性信号指示所述外部时钟信号有效。4.根据权利要求3所述的锁频环逻辑电路，其中，所述时钟分频器还被配置为基于从所述有效性信号发生器接收的所述有效性信号来生成具有目标频率的时钟信号并将所述时钟信号发送至所述同步器。5.根据权利要求4所述的锁频环逻辑电路，其中，所述时钟计数器还被配置为：基于所述脉冲数来确定所述操作频率是否与所述目标频率相同；以及基于所述操作频率不同于所述目标频率，输出允许所述操作频率与所述目标频率相同的频率变化值。6.根据权利要求1所述的锁频环逻辑电路，其中，所述有效性信号发生器还被配置为基于确定所述外部时钟信号中出现所述毛刺，生成有效性信号并将所述有效性信号发送至时钟分频器，并且其中，所述有效性信号指示所述外部时钟信号无效。7.根据权利要求6所述的锁频环逻辑电路，其中，所述时钟分频器还被配置为确定所述外部时钟信号无效，并且绕过所述参考频率时钟信号的生成。8.根据权利要求1所述的锁频环逻辑电路，其中，所述码限制器还被配置为：预先存储所述频率选择值的上限和所述频率选择值的下限；以及基于指示码限制的激活的控制信号，将频率变化值的范围限制为所述上限和所述下限，其中，所述频率变化值允许所述操作频率与所述目标频率相同。9.根据权利要求1所述的锁频环逻辑电路，其中，所述外部时钟信号对应于非连续输入的时钟信号。10.一种振荡系统，包括：
弛豫振荡器，其包括电阻元件和电容器；以及锁频环逻辑电路，其包括：有效性信号发生器，其被配置为接收外部时钟信号并确定所述外部时钟信号中是否存在毛刺，时钟分频器，其被配置为基于所述外部时钟信号和所述有效性信号发生器的确定结果来生成参考频率时钟信号，同步器，其被配置为将振荡器时钟信号的相位与所述参考频率时钟信号的相位...

【专利技术属性】
技术研发人员：李周盛，金友石，俞元植，郑灿永，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：