高效存储器总线管理制造技术

一种存储器控制器包括仲裁器，该仲裁器引起存储器通道上读取命令的拖尾和写入命令的拖尾。在拖尾期间，该仲裁器监视该存储器通道的数据总线效率的指示。响应于该指示表明数据总线效率小于指定阈值，该仲裁器停止该当前拖尾并且开始另一类型的拖尾。尾并且开始另一类型的拖尾。尾并且开始另一类型的拖尾。

【技术实现步骤摘要】
【国外来华专利技术】高效存储器总线管理

技术介绍

[0001]计算机系统通常使用廉价且高密度的动态随机存取存储器(DRAM)芯片作为主存储器。现今销售的大多数DRAM芯片与由联合电子设备工程委员会(JEDEC)发布的各种双倍数据速率(DDR)DRAM标准兼容。DDR DRAM使用具有高速存取电路的常规DRAM存储器单元阵列以实现高传送率并且提高存储器总线的利用率。
[0002]典型的DDR存储器控制器维持队列以存储待决的读取和写入请求，以允许存储器控制器无序地拾取这些待决的请求且由此提高效率。例如，存储器控制器可以从队列无序地检索对给定存储列中的同一行的多个存储器访问请求(称为
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页命中
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)，并且将该多个存储器访问请求连续地发出到存储器系统以避免重复地预充电当前行和激活另一行的开销。但是，在利用现代存储器技术(诸如DDR5)提供的总线带宽的同时，从深度队列中扫描和拾取访问变得难以使用已知的存储器控制器来实现。存储器控制器可以采用诸如产生读取命令或写入命令的拖尾的技术来提高总线效率。然而，此类技术伴随着性能折衷，诸如因延迟并非当前拖尾的一部分的命令而引起的等待时间问题，以及与将命令总线从读取拖尾
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周转
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到写入拖尾(且反之亦然)相关联的附加性能开销。
附图说明
[0003]图1以框图形式示出了现有技术中已知的加速处理单元(APU)和存储器系统；
[0004]图2以框图形式示出了根据一些实施方案的适于在类似于图1的APU中使用的存储器控制器；
[0005]图3示出了根据一些实施方案的图2的存储器控制器的一部分的框图；
[0006]图4是根据一些实施方案的用于管理拖尾效率的过程的流程图；
[0007]图5是根据一些附加实施方案的用于管理拖尾效率的另一过程的流程图；
[0008]图6是根据一些实施方案的用于执行交叉模式激活命令的过程的流程图；并且
[0009]图7是根据一些实施方案的用于执行交叉模式激活命令的另一过程的流程图。
[0010]在以下描述中，在不同附图中使用相同的附图标号表示类似或相同的项目。除非另有说明，词语
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耦接的
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及其相关联的动词形式包括通过本领域已知的方式进行的直接连接和间接电连接两者，并且除非另有说明，对直接连接的任何描述也暗示使用适当形式的间接电连接的替代实施方案。
[0011]例示性实施方案的具体实施方式
[0012]一种存储器控制器包括仲裁器，该仲裁器可操作以(a)引起存储器通道上读取命令的拖尾和写入命令的拖尾；(b)在读取命令和写入命令中的一者的当前拖尾期间，监视该存储器通道的数据总线效率的指示；以及(c)响应于该数据总线效率的指示指示数据总线效率小于指定阈值，停止该当前拖尾并且开始读取命令和写入命令中的另一者的拖尾。
[0013]一种方法包括通过存储器通道引起读取命令的拖尾和写入命令的拖尾。在读取命令和写入命令中的一者的当前拖尾期间，监视该存储器通道的数据总线效率的指示。响应于该数据总线效率的指示指示数据总线效率小于指定阈值，停止该当前拖尾并且开始读取
命令和写入命令中的另一者的拖尾。
[0014]一种数据处理系统包括中央处理单元、连接到该中央处理单元的数据织构、和连接到该数据织构以用于履行来自该中央处理单元的存储器请求的存储器控制器。存储器控制器包括命令队列、存储器接口队列和仲裁器。该命令队列包括用于接收存储器访问请求的第一输入。存储器接口队列具有用于耦接到存储器通道的输出，该存储器通道适于连接到至少一个动态随机存取存储器(DRAM)并且包括命令总线和数据总线。该仲裁器连接到该命令队列以用于从该命令队列中选择条目，并且将这些条目放置在该存储器接口队列中，从而致使这些条目通过存储器通道传输。该仲裁器可操作以(a)引起存储器通道上读取命令的拖尾和写入命令的拖尾；(b)在读取命令和写入命令中的一者的当前拖尾期间，监视该存储器通道的数据总线效率的指示；以及(c)响应于该数据总线效率的指示指示数据总线效率小于指定阈值，停止该当前拖尾并且开始读取命令和写入命令中的另一者的拖尾。
[0015]图1以框图形式示出了现有技术中已知的加速处理单元(APU)100和存储器系统130。APU 100是适于用作主机数据处理系统中的处理器的集成电路，并且通常包括中央处理单元(CPU)内核复合体110、图形内核120、一组显示引擎122、存储器管理集线器140、数据织构125、一组外围控制器160、一组外围总线控制器170和系统管理单元(SMU)180。
[0016]CPU内核复合体110包括CPU内核112和CPU内核114。在此示例中，CPU内核复合体110包括两个CPU内核，但在其它实施方案中，CPU内核复合体110可以包括任意数目的CPU内核。CPU内核112和114中的每一者双向连接到形成控制织构的系统管理网络(SMN)以及数据织构125，且能够向数据织构125提供存储器访问请求。CPU内核112和114中的每一者可以为单式内核，或可以进一步为具有共享某些资源(诸如高速缓存)的两个或更多个单式内核的内核复合体。
[0017]图形内核120是能够以高度集成且并行的方式执行图形操作(诸如顶点处理、片段处理、着色、纹理混合等)的高性能图形处理单元(GPU)。图形内核120双向连接到SMN和数据织构125，并且能够向数据织构125提供存储器访问请求。就这一点而言，APU 100可以支持其中CPU内核复合体110和图形内核120共享相同存储空间的统一存储器架构，或者支持其中CPU内核复合体110和图形内核120共享存储空间的一部分而图形内核120还使用CPU内核复合体110不可以访问的专用图形存储器的存储器架构。
[0018]显示引擎122渲染并且光栅化由图形内核120生成的对象以供在监视器上显示。图形内核120和显示引擎122双向连接到公共存储器管理集线器140以用于统一转换为存储器系统130中的适当地址，并且存储器管理集线器140双向连接到数据织构125以用于生成此类存储器访问并且接收从存储器系统返回的读取数据。
[0019]数据织构125包括用于在任何存储器访问代理和存储器管理集线器140之间路由存储器访问请求和存储器响应的纵横开关。该数据织构还包括由基本输入/输出系统(BIOS)限定的用于基于系统配置确定存储器访问的目的地的系统存储器映射以及用于每个虚拟连接的缓冲器。
[0020]外围控制器160包括通用串行总线(USB)控制器162和串行高级技术附件(SATA)接口控制器164，这两个控制器中的每一者双向连接到系统集线器166和SMN总线。这两个控制器仅仅是可以在APU 100中使用的外围控制器的示例。
[0021]外围总线控制器170包括系统控制器或
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南桥
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(SB)172以及周边装置互连高速
(PCIe)控制器174，这两个控制器中的每一者双向连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器控制器，包括：仲裁器，所述仲裁器能够操作以(a)引起存储器通道上读取命令的拖尾和写入命令的拖尾；(b)在读取命令和写入命令中的一者的当前拖尾期间，监视所述存储器通道的数据总线效率的指示；以及(c)响应于所述数据总线效率的指示指示数据总线效率小于指定阈值，停止所述当前拖尾并且开始读取命令或写入命令中的另一者的拖尾。2.根据权利要求1所述的存储器控制器，还包括：命令队列，所述命令队列具有用于接收存储器访问请求的第一输入；存储器接口队列，所述存储器接口队列具有用于耦接到存储器通道的输出，所述存储器通道适于耦接到至少一个动态随机存取存储器(DRAM)并且包括命令总线和数据总线；并且其中所述仲裁器耦接到所述命令队列以用于从所述命令队列选择条目，并且将所述条目放置在所述存储器接口队列中，从而致使所述条目通过所述存储器通道传输。3.根据权利要求1所述的存储器控制器，其中所述数据总线效率的指示包括数据总线利用率的滚动计算结果。4.根据权利要求1所述的存储器控制器，其中所述数据总线效率的指示包括列地址选通(CAS)命令之间的多个时间间隔的测量结果。5.根据权利要求4所述的存储器控制器，其中所述数据总线效率的指示包括最近所传输CAS命令和能够传输所选择后续CAS命令的时间之间的时间间隔。6.根据权利要求4所述的存储器控制器，其中所述数据总线效率的指示包括在其内已经传输三个最近所传输CAS命令的间隔。7.根据权利要求1所述的存储器控制器，其中所述仲裁器进一步能够操作以在拖尾期间的所选择命令之后并且在同一拖尾的后续命令之前调整所述指定阈值。8.根据权利要求7所述的存储器控制器，其中所述仲裁器进一步能够操作以允许拖尾的初始读取或写入的较低数据总线效率，并且随后需要较高数据总线效率。9.根据权利要求1所述的存储器控制器，其中指示数据总线效率小于指定阈值进一步基于用于停止所述当前拖尾并且开始另一类型的拖尾的预计周转时间。10.一种方法，包括：引起存储器通道上读取命令的拖尾和写入命令的拖尾；在读取命令和写入命令中的一者的当前拖尾期间，监视所述存储器通道的数据总线效率的指示；以及响应于所述数据总线效率的指示指示数据总线效率小于指定阈值，停止所述当前拖尾并且开始读取命令和写入命令中的另一者的拖尾。11.根据权利要求10所述的方法，还包括：接收包括存储器读取和存储器写入的多个存储器访问请求；以及将用于履行所述存储器访问请求的存储器访问命令选择性地放置在存储器接口队列中，并且将所述存储器访问命令从所述存储器接口队列传输到耦接到至少一个动态随机存取存储器(DRAM)的存储器通道。12.根据权利要求10所述的方法，其中所述数据总线效率的指示包括数据总线利用率的滚动计算结果。
13.根据权利要求10所述的方法，其中所述数据总线效率的指示包括列地址选通(CAS)命令之间的多个时间间隔的测...

【专利技术属性】
技术研发人员：沈冠豪，拉温德拉，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：