多FPGA数据处理板卡制造技术

本实用新型专利技术公开了一种多FPGA数据处理板卡，包括：时钟芯片、AD芯片、第一FPGA芯片、第二个FPGA芯片，其中，所述第一FPGA芯片包括：第一AD接口单元、第二AD接口单元、AURORA发送单元其用于将第一AD接口单元和第二AD接口单元输出的串行数据按照AURORA协议发送给第二FPGA、AD数据选择单元、DDC算法单元、数据打包单元、数据传输单元；所述第二FPGA芯片包括：AURORA协议接收单元、AD数据选择单元、DDC算法单元、数据打包单元及数据传输单元。数据打包单元及数据传输单元。数据打包单元及数据传输单元。

【技术实现步骤摘要】
多FPGA数据处理板卡


[0001]本技术涉及数据传输领域，更具体地说，涉及一种多FPGA数据处理板卡。

技术介绍

[0002]在对采集到的外部数据信号进行处理时，需要利用板卡中的现场可编程门阵列FPGA，每个FPGA的资源是有限的，当用户涉及到超过256位的多通道数据处理时，就需要利用多FPGA，目前一种做法是每一路数据增加驱动芯片进行数据扇出，这种做法，不仅增加了电路的复杂程度还增加了延时，还有的做法是利用服务器的传输，即在多个FPGA之间进行数据调用时，通过服务器来传递。数据从第一个FPGA的DDR中读取出来，先传输至服务器，然后在由服务器传输至第二个FPGA的内核中进行调用，如果交换数据经过服务器只会带来更高的延时和更低的吞吐，并不能带来收益，造成较差的用户体验。显然我们需要一种更加高效的方案，降低软硬件交换数据的成本。

技术实现思路

[0003]本技术的目的是提出一种多FPGA数据处理板卡，简化了电路结构，提高了数据读取的速度。
[0004]本技术的多FPGA数据处理板卡，包括：时钟芯片，用于为电路提供参考时钟；AD芯片，根据时钟信号对数据进行采样和模数转换，其输出接口连接第一FPGA芯片，；第一FPGA芯片，用于对特定路数的AD转换后的数字信号进行下变频，并且同时把数字信号按照某种协议传输给第二个FPGA芯片，其一个输出接口连接第二FPGA芯片；其中，
[0005]所述第一FPGA芯片包括：
[0006]第一AD接口单元和第二AD接口单元，用于接收数字信号，并将数字信号从并行转为串行，其输出接口分别连接AURORA发送单元、AD数据选择单元和DDC算法单元；
[0007]AURORA发送单元，用于将第一AD接口单元和第二AD接口单元输出的串行数据按照AURORA协议发送给第二FPGA，其输出接口连接第二FPGA；
[0008]AD数据选择单元，用于选择特定位数的数据输出给数据打包单元，其输出接口连接数据打包单元；
[0009]DDC算法单元，用于实现数据下变频，其输出接口连接数据打包单元；
[0010]数据打包单元，用于将特定位数的数据和下变频后的数据进行打包输出，其输出接口连接数据传输单元；
[0011]数据传输单元，用于将打包好的数据串行转并行输出；
[0012]所述第二FPGA芯片包括：
[0013]AURORA协议接收单元，用于按照AURORA协议接收第一FPGA输出的串行数据，并对输入的串行数据进行处理，输出接口连接AD数据选择单元和DDC算法单元，
[0014]AD数据选择单元，用于选择特定位数的数据输出给数据打包单元，其输出接口连接数据打包单元；
[0015]DDC算法单元，用于实现数据下变频，其输出接口连接数据打包单元；
[0016]数据打包单元，用于将特定位数的数据和下变频后的数据进行打包输出，其输出接口连接数据传输单元；
[0017]数据传输单元，用于将打包好的数据串行转并行输出。
[0018]可选的，数据传输单元，用于将变频后的数字信号转换为PCIE接口形式输出。
[0019]可选的，还包括DDR芯片组，用于缓存FPGA数据下变频的数据信息。
[0020]可选地，所述第二FPGA芯片通过PCIE总线与所述上位机连接。
[0021]本技术的有益效果在于：
[0022]本技术通过在第一FPGA中设置AURORA发送单元，实现数据的向第二FPGA的串行传输，第二FPGA包括AURORA接收单元，用于接收第一FPGA传输的数据，并利用其它单元进行相应处理，从而实现了FPGA的扩展，这样使资源得到了充分利用，简化了电路结构。
附图说明
[0023]通过结合附图对本技术示例性实施例进行更详细的描述，本技术的上述以及其它目的、特征和优势将变得更加明显，在本技术示例性实施例中，相同的参考标号通常代表相同部件。
[0024]图1示出了根据本技术的一个实施例的一种多FPGA数据处理板卡结构示意图。
具体实施方式
[0025]下面将参照附图更详细地描述本技术。虽然附图中显示了本技术的优选实施例，然而应该理解，可以以各种形式实现本技术而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本技术更加透彻和完整，并且能够将本技术的范围完整地传达给本领域的技术人员。
[0026]实施例1
[0027]图1示出了根据本技术的一个实施例的多FPGA数据处理板卡结构示意图。
[0028]如图1所示，多FPGA数据处理板卡包括：时钟芯片110，用于为电路提供参考时钟，生成时钟信号并将采样时钟信号发送给AD芯片120；AD芯片根据时钟信号对数据进行采样和模数转换，其输出接口连接第一FPGA芯片，在本实施例中包括两个AD芯片，其输出接口连接第一FPGA芯片，分别处理不同来源的数据信号，例如第一个AD芯片处理卫星发出的数据，第二AD芯片处理用户发出的数据，对模拟信号进行数字转换，将转换后的数字信号输出给第一FPGA芯片。
[0029]第一FPGA芯片130包括：第一AD接口单元1301、第二AD接口单元1302、AURORA发送单元1303、AD数据选择单元1304。第一AD接口单元1301和第二AD接口单元1302分别用于接收第一AD芯片和第二AD芯片输出的数字信号，并将数字信号从并行转为串行，其输出接口分别连接AURORA发送单元、AD数据选择单元和DDC算法单元。
[0030]在本实施例中串行输出的256路的数据进入AD数据选择单元1304，其输出接口连接数据打包单元，用于选择特定路数的数据输出给数据打包单元1305，同时这256路的数据进入DDC算法单元1306进行下变频，其输出接口连接数据打包单元，然后输出给数据打包单
元1307；数据打包单元1307，其输出接口连接数据传输单元，将AD选择单元1304选择通过的数据和下变频后的数据进行打包发送给数据传输单元1308，数据传输单元用于将数据输出。
[0031]在本实施例中，第一AD接收单元和第二AD接收单元输出的串行数据的另外256路发送给AURORA发送单元1303，用于按照AURORA协议发送给第二FPGA140，在其他实施例中也可以具有并列的多个第二FPGA，用于接收更多路数的串行数据，实现了资源扩展；
[0032]第二FPGA芯片包括：AURORA接收单元1401、AD数据选择单元1402。
[0033]在本实施例中串行输出的256路的数据进入AD数据选择单元1402，其输出接口连接数据打包单元，用于选择特定路数的数据输出给数据打包单元1403，同时这256路的数据进入DDC算法单元1404进行下变频，然后输出给数据打包单元1403，其输出接口连接数据打包单元1403；数据打包单元1403，其输出接口连接数据传输单元，将AD选择单元1402选择通过本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多FPGA数据处理板卡，其特征在于，包括：时钟芯片，用于为电路提供参考时钟；AD芯片，根据时钟信号对数据进行采样和模数转换，其输出接口连接第一FPGA芯片；第一FPGA芯片，用于对AD转换后的数字信号进行下变频，并且同时把数字信号按照某种协议传输给第二个FPGA芯片，其一个输出接口连接第二FPGA芯片；其中，所述第一FPGA芯片包括：第一AD接口单元和第二AD接口单元，用于接收数字信号，并将数字信号从并行转为串行，其输出接口分别连接AURORA发送单元、AD数据选择单元和DDC算法单元；AURORA发送单元，用于将第一AD接口单元和第二AD接口单元输出的串行数据按照AURORA协议发送给第二FPGA，其输出接口连接第二FPGA；AD数据选择单元，用于选择部分位数的数据输出给数据打包单元，其输出接口连接数据打包单元；DDC算法单元，用于实现数据下变频，其输出接口连接数据打包单元；数据打包单元，用于将AD数据选择单元选择的位数的数据和下变频后的数据进行打包输出，其输出接口连接数据传输单元；数...

【专利技术属性】
技术研发人员：刘海栋，
申请(专利权)人：上海珉嵘科技有限公司，
类型：新型
国别省市：