存储阵列制造技术

本揭露提供一种存储阵列。所述存储阵列包括第一存储单元、第一字线、第二字线、第一位线、第一互补位线、第二位线、第二互补位线、第一读出放大器、第二读出放大器以及第一逻辑电路。当存储阵列在二进制内容可寻址存储模式下运作时，于搜寻操作期间，第一逻辑输出显示所述第一字线的逻辑电平是否与位于所述第一存储单元的第一数据储存区的第一端处的第一逻辑值匹配、以及所述第二字线的逻辑电平是否与位于所述第一存储单元的所述第一数据储存区的第二端处的第一互补逻辑值匹配。的第二端处的第一互补逻辑值匹配。的第二端处的第一互补逻辑值匹配。

【技术实现步骤摘要】
存储阵列


[0001]本申请涉及一种电路，尤其涉及一种存储阵列。

技术介绍

[0002]一般而言，可通过输入储存所需数据值的存储位置的地址来搜寻存储，而内容可寻址存储(content
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addressable memory，CAM)则是一种可以根据储存在存储中的内容来进行搜寻的存储形式。具体来说，输入一个数据值之后，CAM会搜寻其存储位置以查看是否储存了所述数据值；如果储存了所述数据值，则CAM会指出储存有所述数据值的位置。
[0003]二进制内容可寻址存储(binary content
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addressable memory，BCAM)是一种内容可寻址存储，其中每个存储单元可以储存“逻辑高位”或“逻辑低位”。三态内容可寻址存储(ternary content
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addressable memory，TCAM)则是另一种形式的内容可寻址存储，其中每个储存单元可以储存以下三种状态之一：“逻辑高位”、“逻辑低位”和“无关(don't care)”。典型的BCAM单元包括9个晶体管，而典型的TCAM单元则由16个晶体管组成。与典型的BCAM/TCAM单元相比，典型的双端口静态随机存取存储(static random access memory，SRAM)仅包括8个晶体管。换句话说，CAM较大且占据更多的面积。因此，本领域需要改进设计以使CAM更为小巧且在使用上更加灵活。

技术实现思路

[0004]本揭露的部分实施例提供了一种存储阵列，包含：多个第一双端口静态随机存取存储(static random access memory，SRAM)单元、第一位线、第一互补位线、第二位线、第二互补位线、第一比较器、第二比较器以及第一逻辑电路。所述多个第一双端口SRAM单元各自具有第一端口、第一互补端口、第二端口以及第二互补端口。所述第一位线耦接至所述多个第一双端口SRAM单元的每一者的所述第一端口。所述第一互补位线耦接至所述多个第一双端口SRAM单元的每一者的所述第一互补端口。所述第二位线耦接至所述多个第一双端口SRAM单元的每一者的所述第二端口。所述第二互补位线耦接至所述多个第一双端口SRAM单元的每一者的所述第二互补端口。所述第一比较器具有第一输入及第二输入，其中所述第一比较器的所述第一输入耦接至所述第一位线，且所述第一比较器的所述第二输入耦接至参考电压。所述第二比较器具有第一输入及第二输入，其中所述第二比较器的所述第一输入耦接至所述第二互补位线，且所述第二比较器的所述第二输入耦接至所述参考电压。所述第一逻辑电路用以根据所述第一比较器的输出与所述第二比较器的输出来产生第一逻辑输出。
[0005]本揭露的部分实施例提供了一种存储阵列，包含：第一双端口静态随机存取存储(SRAM)单元、第二双端口SRAM单元、第一位线、第二互补位线、第三位线、第四互补位线、第一比较器、第二比较器、第三比较器、第四比较器、第一逻辑门、第二逻辑门以及第三逻辑门。所述第一双端口SRAM单元具有第一端口、第一互补端口、第二端口及第二互补端口。所述第二双端口SRAM单元具有第一端口、第一互补端口、第二端口及第二互补端口。所述第一
位线耦接至所述第一双端口SRAM单元的所述第一端口。所述第二互补位线耦接至所述第一双端口SRAM单元的所述第二互补端口。所述第三位线耦接至所述第二双端口SRAM单元的所述第一端口。所述第四互补位线耦接至所述第二双端口SRAM单元的所述第二互补端口。所述第一比较器用以比较所述第一位线的电压电平以及参考电压的电压电平。所述第二比较器用以比较所述第二互补位线的电压电平以及所述参考电压的所述电压电平。所述第三比较器用以比较所述第三位线的电压电平以及所述参考电压的所述电压电平。所述第四比较器用以比较所述第四互补位线的电压电平以及所述参考电压的所述电压电平。所述第一逻辑门用以根据所述第一比较器的输出与所述第二比较器的输出来产生第一逻辑输出。所述第二逻辑门用以根据所述第三比较器的输出与所述第四比较器的输出来产生第二逻辑输出。所述第三逻辑门用以根据所述第二比较器的所述输出以及所述第三比较器的所述输出来产生第三逻辑输出。
[0006]本揭露的部分实施例提供了一种存储阵列，包含：第一存储单元、第一字线、第二字线、第一位线、第一互补位线、第二位线、第二互补位线、第一读出放大器、第二读出放大器以及第一逻辑电路。所述第一存储单元包括：第一数据存储器件、第一存取晶体管、第二存取晶体管、第三存取晶体管以及第四存取晶体管。所述第一数据存储器件具有第一端及第二端，其中所述第一数据存储器件储存第一逻辑值于所述第一端以及第一互补逻辑值于所述第二端。所述第一存取晶体管耦接至所述第一数据存储器件的所述第一端。所述第二存取晶体管耦接至所述第一数据存储器件的所述第二端。所述第三存取晶体管耦接至所述第一数据存储器件的所述第一端。所述第四存取晶体管耦接至所述第一数据存储器件的所述第二端。所述第一字线用以选择性地致能该第一数据储存器件通过所述第一存取晶体管与所述第二存取晶体管选来进行存取。所述第二字线用以选择性地致该第一数据储存器件通过所述第三存取晶体管与所述第四存取晶体管来进行存取。所述第一存取晶体管耦接于所述第一位线与所述第一数据存储器件的所述第一端之间；所述第二存取晶体管耦接于所述第一互补位线与所述第一数据存储器件的所述第二端之间；所述第三存取晶体管耦接于所述第二位线与所述第一数据存储器件的所述第一端之间；所述第四存取晶体管耦接于所述第二互补位线与所述第一数据存储器件的所述第二端之间。所述第一读出放大器用以根据所述第一位线的逻辑电平与参考电压来产生第一感测结果。所述第二读出放大器用以根据所述第二互补位线的逻辑电平与所述参考电压来产生第二感测结果。所述第一逻辑电路用以根据所述第一感测结果与所述第二感测结果来产生第一逻辑输出；其中所述参考电压的电压电平低于逻辑高位且高于逻辑低位。当所述存储阵列操作于双端口静态随机存取存储(SRAM)模式下，因应在读取操作期间对所述第一字线选择，所述第一感测结果指出储存于所述第一数据存储器件的所述第一端的所述第一逻辑值，以及因应在所述读取操作期间对所述第二字线选择，所述第二感测结果指出储存于所述第一数据存储器件的所述第二端的所述第一互补逻辑值；当所述存储阵列操作于二进制内容可寻址存储(binary content
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addressable memory，BCAM)模式下且进行搜寻操作时，所述第一逻辑输出显示所述第一字线的逻辑电平是否与所述第一逻辑值匹配，以及所述第二字线的逻辑电平是否与所述第一互补逻辑值匹配。
[0007]本申请提出了一种新的存储阵列架构，能够切换于SRAM、BCAM及TCAM模式间，且在SRAM及BCAM模式下的容量是在TCAM模式下的容量的两倍。
附图说明
[0008]参照附随图式能够更佳地了解本揭露内容的不同态样。需要注意到，根据本领域的标准作法，各种特征结构并未按比例绘制。事实上，为了使讨论更佳清楚，可以任意增加或减少各种本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储阵列，其特征在于，包含：多个第一双端口静态随机存取存储(SRAM)单元，各自具有第一端口、第一互补端口、第二端口以及第二互补端口；第一位线，耦接至所述多个第一双端口SRAM单元的每一者的所述第一端口；第一互补位线，耦接至所述多个第一双端口SRAM单元的每一者的所述第一互补端口；第二位线，耦接至所述多个第一双端口SRAM单元的每一者的所述第二端口；第二互补位线，耦接至所述多个第一双端口SRAM单元的每一者的所述第二互补端口；第一比较器，具有第一输入及第二输入，其中所述第一比较器的所述第一输入耦接至所述第一位线，且所述第一比较器的所述第二输入耦接至参考电压；第二比较器，具有第一输入及第二输入，其中所述第二比较器的所述第一输入耦接至所述第二互补位线，且所述第二比较器的所述第二输入耦接至所述参考电压；以及第一逻辑电路，用以根据所述第一比较器的输出与所述第二比较器的输出来产生第一逻辑输出。2.根据权利要求1所述的存储阵列，其特征在于，还包含：多个第二双端口SRAM单元，各自具有第一端口、第一互补端口、第二端口以及第二互补端口；第三位线，耦接至所述多个第二双端口SRAM单元的每一者的所述第一端口；第三互补位线，耦接至所述多个第二双端口SRAM单元的每一者的所述第一互补端口；第四位线，耦接至所述多个第二双端口SRAM单元的每一者的所述第二端口；第四互补位线，耦接至所述多个第二双端口SRAM单元的每一者的所述第二互补端口；第三比较器，具有第一输入及第二输入，其中所述第三比较器的所述第一输入耦接至所述第三位线，且所述第三比较器的所述第二输入耦接至所述参考电压；第四比较器，具有第一输入及第二输入，其中所述第四比较器的所述第一输入耦接至所述第四互补位线，且所述第四比较器的所述第二输入耦接至所述参考电压；第二逻辑电路，用以根据所述第三比较器的输出与所述第四比较器的输出来产生第二逻辑输出；以及第三逻辑电路，用以根据所述第二比较器的所述输出与所述第三比较器的所述输出来产生第三逻辑输出。3.根据权利要求2所述的存储阵列，其特征在于，所述第一逻辑电路、所述第二逻辑电路、以及所述第三逻辑电路皆包括与门。4.一种存储阵列，其特征在于，包含：第一双端口静态随机存取存储(SRAM)单元，具有第一端口、第一互补端口、第二端口及第二互补端口；第二双端口SRAM单元，具有第一端口、第一互补端口、第二端口及第二互补端口；第一位线，耦接至所述第一双端口SRAM单元的所述第一端口；第二互补位线，耦接至所述第一双端口SRAM单元的所述第二互补端口；第三位线，耦接至所述第二双端口SRAM单元的所述第一端口；第四互补位线，耦接至所述第二双端口SRAM单元的所述第二互补端口；第一比较器，用以比较所述第一位线的电压电平以及参考电压的电压电平；
第二比较器，用以比较所述第二互补位线的电压电平以及所述参考电压的所述电压电平；第三比较器，用以比较所述第三位线的电压电平以及所述参考电压的所述电压电平；第四比较器，用以比较所述第四互补位线的电压电平以及所述参考电压的所述电压电平；第一逻辑门，用以根据所述第一比较器的输出与所述第二比较器的输出来产生第一逻辑输出；第二逻辑门，用以根据所述第三比较器的输出与所述第四比较器的输出来产生第二逻辑输出；以及第三逻辑门，用以根据所述第二比较器的所述输出以及所述第三比较器的所述输出来产生第三逻辑输出。5.根据权利要求4所述的存储阵列，其特征在于，还包含：第一字线，用以：选择性地使能所述第一双端口SRAM单元通过所述第一双端口SRAM单元的所述第一端口与所述第一互补端口来进行存取；以及选择性地使能所述第二双端口SRAM单元通过所述第二双端口SRAM单元的所述第一端口与所述第一互补端口来进行存取；以及第二字线，用以：选择性地使能所述第一双端口SRAM单元通过所述第一双端口SRAM单元的所述第二端口与所述第二互补端口来进行存取；以及选择性地使能所述第二双端口SRAM单元通过所述第二双端口SRAM单元的所述第二端口与所述第二互补端口来进行存取。6.一种存储阵列，其特征在于，包含：第一存储单元，包括：第一数据存储器件，具有第一端及第二端，其中所述第一数据存储器件储存第一逻辑值于所述第一端以及第一互补逻辑值于所述第二端；第一存取晶体管，耦接至所述第一数据存储器件的所述第一端；第二存取晶体管，耦接至所述第一数据存储器件的所述第二端；第三存取晶体管，耦接至所述第一数据存储器件的所述第一端；以及第四存取晶体管，耦接至所述第一数据存储器件的所述第二端；第一字线，用以选择性地使能所述第一数据存储器件通过所述第一存取晶体管与所述第二存取晶体管来进行存取；第二字线，用以选择性地使能所述第一数据存储器件通过所述第三存取晶体管与所述第四存取晶体管来进行存取；第一位线，其中所述第一存取晶体管耦接于所述第一位线与所述第一数据存储器件的所述第一端之间；第一互补位线，其中所述第二存取晶体管耦接于所述第一互补位线与所述第一数据存储器件的所述第二端之间；第二位线，其中所述第三存取晶体管耦接于所述第二位线与所述第一数据存储器件的
所述第一端之间；第二互补位线，其中所述第四存取晶体管耦接于所述第二互补位线与所述第一数据存储器件的所述第二端之间；第一读出放大器，用以根据所述第一位线的逻辑电平与参考电压来产生第一感测结果；第二读出放大器，用以根据所述第二互补位线的逻辑电平与所述参考电压来产生第二感测结果；以及第一逻辑电路，用以根据所述第一感测结果与所述第二感测结果来产生第一逻辑输出；其中：当所述存储阵列操作于双端口静态随机存取存储(SRAM)模式下，因应在读取操作期间对所述第一字线选择，所述第一感测结果指出储存于所述第一数据存储器件的所述第一端的所述第一逻辑值，以及因应在所述读取操作期间对所述第二字线选择，所述第二感测结果指出储存于所述第一数据存储器件的所述第二端的所述第一互补逻辑值；当所述存储阵列操作于二进制内容可寻址存储(BCAM)模式下且进行搜寻操作时，所述第一逻辑输出显示所述第一字线的逻辑电平是否与所述第一逻辑值匹配，以及所述第二字线的逻辑电平是否与所述第一互补逻辑值匹配；以及所述参考电压的电压电平低于逻辑高位且高于逻辑低位。7.根据权利要求6所述的存储阵列，其特征在于，当所述存储阵列操作于所述BCAM模式下并进行所述搜寻操作时，首先将所述第一位线与所述第二互补位线预充电至高逻辑电平。8.根据权利要求7所述的存储阵列，其特征在于，当所述存储阵列操...

【专利技术属性】
技术研发人员：陈钧恒，林俊彥，邱志杰，
申请(专利权)人：英属维京群岛商烁星有限公司，
类型：发明
国别省市：