半导体结构及其形成方法、以及掩膜版版图技术

一种半导体结构及其形成方法、以及掩膜版版图，形成方法包括：提供基底，包括衬底以及凸立于衬底的多个鳍部，鳍部沿第一方向延伸且沿第二方向平行排列，衬底包括多个存储单元区，存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在存储单元区中，衬底上形成有伪栅结构，伪栅结构覆盖鳍部的部分顶部和部分侧壁；在上拉晶体管区中，去除与传输门晶体管区相邻的鳍部上的伪栅结构，形成隔断开口，隔断开口露出与传输门晶体管区相邻的鳍部的顶部；在隔断开口中形成隔断结构。后续形成栅极结构，传输门晶体管区的栅极结构由传输门晶体管区的鳍部延伸至隔断结构的长度较大，有利于降低形成传输门晶体管区对应的栅极结构的工艺难度。工艺难度。工艺难度。

【技术实现步骤摘要】
半导体结构及其形成方法、以及掩膜版版图


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、以及掩膜版版图。

技术介绍

[0002]随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小、以及半导体器件高度集成化的发展，金属氧化物半导体(MOS)器件的关键尺寸也不断缩小，栅极长度和栅极间距也随之缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中，以满足人们对器件性能的要求。
[0003]目前形成栅极结构的工艺中，通常采用栅极切断(Gate Cut)技术对条状栅极进行切断，切断后的栅极与不同的晶体管相对应，可以提高晶体管的集成度。此外，多个栅极沿着延伸方向排列成一列时，通过采用栅极切断技术，能够高精度地缩小栅极切断后，断开的栅极间的对接方向的间距(Gate Cut CD)。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法、以及掩膜版版图，提高半导体结构的性能。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构，包括：基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，所述基底还包括隔离层，位于所述衬底上并覆盖所述鳍部的部分侧壁；栅极结构，位于所述基底上且沿所述第二方向横跨所述多个鳍部，所述栅极结构包括覆盖所述鳍部的部分侧壁和部分顶部的栅介质层、以及位于所述栅介质层上的栅电极层；隔断结构，位于所述上拉晶体管区中，且所述隔断结构位于所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断结构贯穿所述栅极结构，并在所述第二方向上将所述栅极结构进行分割。
[0006]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在所述存储单元区中，所述衬底上形成有伪栅结构，所述伪栅结构横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧壁；在所述上拉晶体管区中，去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构，形成隔断开口，所述隔断开口露出与所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断开口用于在第二方向上分割所述伪栅结构；在所述隔断开口中形成隔断结构。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供的半导体结构中，隔断结构位于上拉晶体管区，且位于与所述
传输门晶体管区相邻的所述鳍部的顶部，，相比于隔断结构形成于传输门晶体管区的鳍部和相邻上拉晶体管区的鳍部之间的方案，本专利技术实施例中，通过使隔断结构位于上拉晶体管区的鳍部顶部，使得所述传输门晶体管区的栅极结构可以沿所述第二方向向相邻上拉晶体管区一侧延伸，则沿所述第二方向，所述传输门晶体管区的栅极结构由所述传输门晶体管区的鳍部延伸至隔断结构的长度较大，从而有利于降低形成所述传输门晶体管区对应的栅极结构的工艺难度，使得形成的所述栅极结构质量较高，进而有利于提高所述半导体结构的性能。
[0009]本专利技术实施例提供的形成方法中，在所述上拉晶体管区中，去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构，形成隔断开口，所述隔断开口露出与所述传输门晶体管区相邻的所述鳍部的顶部，在所述隔断开口中形成隔断结构；相比于隔断开口形成于传输门晶体管区的鳍部和相邻上拉晶体管区的鳍部之间的方案，本专利技术实施例中，通过使隔断结构位于上拉晶体管区的鳍部顶部，后续去除伪栅结构形成栅极结构时，使得所述传输门晶体管区的栅极结构可以沿所述第二方向向相邻上拉晶体管区一侧延伸，则沿所述第二方向，所述传输门晶体管区的栅极结构由所述传输门晶体管区的鳍部延伸至隔断结构的长度较大，从而有利于降低形成所述传输门晶体管区对应的栅极结构的工艺难度，使得形成的所述栅极结构质量较高，进而有利于提高所述半导体结构的性能。
附图说明
[0010]图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0011]图5至图7是本专利技术半导体结构一实施例的结构示意图；
[0012]图8至图20是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0013]图21和图22是本专利技术掩膜版版图一实施例的示意图。
具体实施方式
[0014]目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
[0015]图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0016]参考图1，图1(a)为半导体结构的电路结构示意图，图1(b)为与图1(a)相对应的半导体结构中鳍部和伪栅结构的俯视图，所述半导体结构为SRAM单元器件。
[0017]如图1(b)所示，所述SRAM单元器件包括传输门晶体管区10G、下拉晶体管区10D和上拉晶体管区10U。具体地，所述传输门晶体管区10G用于形成传输门晶体管，所述下拉晶体管区10D用于形成下拉晶体管，所述上拉晶体管区10U用于形成上拉晶体管。其中，传输门晶体管和下拉晶体管均为N型晶体管，上拉晶体管为P型晶体管。
[0018]所述SRAM单元器件包括中心对称的第一子单元区10A和第二子单元区10B，所述第一子单元区10A和第二子单元区10B均包括所述传输门晶体管区10G、下拉晶体管区10D和上拉晶体管区10U。
[0019]具体地，所述传输门晶体管区10G和下拉晶体管区10D在所述第一方向上相邻设置，所述传输门晶体管区10G以及下拉晶体管区10D在第二方向上与所述上拉晶体管区10U
相邻设置。
[0020]如图1(a)所示，所述SRAM单元器件包括6个晶体管，分别为第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3和第四NMOS晶体管N4。
[0021]其中，第一PMOS晶体管P1、第一NMOS晶体管N1以及第三NMOS晶体管N3分别对应于图1(b)中位于第一子单元区10A中，位于上拉晶体管区10U、下拉晶体管区10D以及输门晶体管区10G中的晶体管；第二PMOS晶体管P2、第二NMOS晶体管N2以及第四NMOS晶体管N4分别对应于图1(b)中位于第二子单元区10B中，位于上拉晶体管区10U、下拉晶体管区10D以及输门晶体管区10G中的晶体管。
[0022]后续制程中，所述第一PMOS晶体管P1的漏极与第一NMOS晶体管N1的漏极相连，所述第一PMOS晶体管P1的栅极与第一NMOS晶体管N1的栅极相连，所述第一PMOS晶体管P1与第一NMOS晶体管N1构成第一CMOS晶体管C1。
[0023]所述第二PMOS本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，所述基底还包括隔离层，位于所述衬底上并覆盖所述鳍部的部分侧壁；栅极结构，位于所述基底上且沿所述第二方向横跨所述多个鳍部，所述栅极结构包括覆盖所述鳍部的部分侧壁和部分顶部的栅介质层、以及位于所述栅介质层上的栅电极层；隔断结构，位于所述上拉晶体管区中，且所述隔断结构位于所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断结构贯穿所述栅极结构，并在所述第二方向上将所述栅极结构进行分割。2.如权利要求1所述的半导体结构，其特征在于，在所述上拉晶体传管区中，位于所述输门晶体管区一侧的鳍部端部，相对于所述传输门晶体管区中的鳍部端部缩进。3.如权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：源漏掺杂层，位于所述栅极结构两侧的所述鳍部内，其中，在所述上拉晶体管区中，与所述传输门晶体管区相邻的所述源漏掺杂层沿所述第一方向延伸至所述鳍部端部；所述隔断结构在所述第二方向上覆盖相邻栅极结构之间的所述源漏掺杂层。4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述栅极结构侧部的衬底上并覆盖所述栅极结构的侧壁；所述隔断结构与所述层间介质层为一体结构。5.如权利要求3所述的半导体结构，其特征在于，所述存储单元区包括中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括所述传输门晶体管区、下拉晶体管区和上拉晶体管区；所述半导体结构还包括：第一共享插塞，位于所述上拉晶体管区的栅极结构顶部，所述第一子单元区中的第一共享插塞向所述第二子单元区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连，所述第二子单元区中的第一共享插塞向所述第一子单元区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连。6.如权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：第二共享插塞，在每个所述存储单元区中，所述第二共享插塞位于相邻栅极结构之间，且位于所述下拉晶体管区中的源漏掺杂层顶部，所述第二共享插塞还向与所述下拉晶体管区相邻的上拉晶体管区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连；所述第一共享插塞与所述第二共享插塞相接触；或者，所述第一共享插塞与所述第二共享插塞相隔离。7.如权利要求1所述的半导体结构，其特征在于，沿所述第二方向，所述隔断结构还延伸覆盖与所述鳍部侧部的隔离层顶部。8.如权利要求1所述的半导体结构，其特征在于，沿所述第二方向，所述隔断结构的横向尺寸为10nm至50nm。9.如权利要求1所述的半导体结构，其特征在于，所述隔断结构的材料包括含氮的介质材料或含氧的介质材料，所述含氮的介质材料包括氮化硅，所述含氧的介质材料包括氧化硅。
10.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。11.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在所述存储单元区中，所述衬底上形成有伪栅结构，所述伪栅结构横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧壁；在所述上拉晶体管区中，去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构，形成隔断开口，所述隔断开口露出与所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断开口用于在第二方向上分割所述伪栅结构；在所述隔断开口中形成隔断结构。12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述上拉晶体管区中，位于所述输门晶体管区一侧的鳍部端部，相对于所述传输门晶体管区中的鳍部端部缩进。13.如权利要求11或12所述的半导体结构的形成方法，其特征在于，形成所述隔断开口之后，形成所述隔断结构之前，还包括：在所述伪栅结构两侧的所述鳍部内形成源漏掺杂层，其中，在所述上拉晶体管区中，与所述传输门晶体管区相邻的所述源漏掺杂层沿所述第一方向延伸至所述鳍部端部；在所述隔断开口中形成隔断结构的步骤中，所述隔断结构覆盖所述上拉晶体管区的源漏掺杂层。14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述隔断结构的步骤包括：形成所述源漏...

【专利技术属性】
技术研发人员：金吉松，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：