读出放大器及其操作方法、存储器及存储器系统技术方案

本公开实施例提供一种读出放大器，包括：预充电单元、读出单元、第一开关单元和第二开关单元；预充电单元，耦接存储单元的第一位线和存储单元的第二位线；读出单元，包括第一节点、第二节点、第三节点以及第四节点；第一位线耦接至第一节点，第二位线耦接至第三节点，第一开关单元耦接第一位线和第二节点，第二开关单元耦接第二位线和第四节点；其中，读出放大器中第二节点和第四节点在放电阶段放电至不同的电位，使得所述第一节点和所述第三节点在读取阶段的放电速率不同。读取阶段的放电速率不同。读取阶段的放电速率不同。

【技术实现步骤摘要】
读出放大器及其操作方法、存储器及存储器系统


[0001]本公开涉及半导体
，特别涉及一种读出放大器及其操作方法、存储器及存储器系统。

技术介绍

[0002]随着集成电路工艺技术的进步，对芯片的功耗、面积、性能的要求越来越高，例如：特征尺寸和面积不断减小，电源电压和功耗不断降低，速度和精度等性能要求不断提高。
[0003]读出电路是存储器设计中的关键单元模块之一，其响应速度和精度直接决定了存储器读取数据的时间大小，因此设计一款满足电路应用要求的读出电路显得至关重要。现有的存储器读出电路设计难以满足精度高性能要求。

技术实现思路

[0004]根据本公开实施例的第一方面，提供了一种读出放大器，包括：预充电单元、读出单元、第一开关单元和第二开关单元；其中，
[0005]所述预充电单元，耦接存储单元的第一位线和所述存储单元的第二位线；
[0006]所述读出单元，包括第一节点、第二节点、第三节点以及第四节点，其中，所述第一位线耦接至所述第一节点，所述第二位线耦接至所述第三节点；
[0007]所述第一开关单元，耦接所述第一位线和所述第二节点；
[0008]所述第二开关单元，耦接所述第二位线和所述第四节点；
[0009]其中，所述读出放大器中所述第二节点和所述第四节点在放电阶段放电至不同的电位，使得所述第一节点和所述第三节点在读取阶段的放电速率不同。
[0010]在一些实施例中，所述读出放大器，还包括使能信号线；
[0011]所述使能信号线，被配置为传输使能信号；
[0012]所述第一开关单元和所述第二开关单元，还分别耦接所述使能信号线，被配置为在所述使能信号为低电平时可导通，高电平时可关断。
[0013]在一些实施例中，所述第一开关单元包括：第一晶体管；其中，
[0014]所述第一晶体管的栅极与使能信号线耦接，所述第一晶体管的第二端与所述第二节点耦接，所述第一晶体管的第一端与所述第一位线耦接；
[0015]所述第一晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第一位线与所述第二节点连通。
[0016]在一些实施例中，所述第二开关单元包括：第二晶体管；其中，
[0017]所述第二晶体管的栅极与使能信号线耦接，所述第二晶体管的第二端与所述第四节点耦接，所述第二晶体管的第一端与所述第二位线耦接；
[0018]所述第二晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第二位线与所述第四节点连通。
[0019]在一些实施例中，所述第一开关单元和所述第二开关单元均包括P型晶体管。
[0020]在一些实施例中，所述读出单元包括：第三晶体管、第四晶体管；其中，
[0021]所述第三晶体管的栅极和所述第四晶体管的栅极均与所述使能信号线耦接，所述第三晶体管的第一端与所述第一位线耦接，所述第三晶体管的第二端与所述第一节点耦接，所述第四晶体管的第一端与所述第二位线耦接，所述第四晶体管的第二端与所述第三节点耦接；
[0022]所述第三晶体管，被配置为在接收的所述使能信号为逻辑低电平时可导通，以使所述第一位线耦接至所述第一节点；
[0023]所述第四晶体管，被配置为在接收的所述使能信号为逻辑低电平时可导通，以使所述第二位线耦接至所述第三节点。
[0024]在一些实施例中，所述第一开关单元包括：第五晶体管；其中，
[0025]所述第五晶体管的栅极与使能信号线耦接，所述第五晶体管的第二端与所述第二节点耦接，所述第五晶体管的第一端与所述第一节点耦接；
[0026]所述第五晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第一位线与所述第二节点连通。
[0027]在一些实施例中，所述第二开关单元包括：第六晶体管；其中，
[0028]所述第六晶体管的栅极与使能信号线耦接，所述第六晶体管的第二端与所述第四节点耦接，所述第六晶体管的第一端与所述第三节点耦接；
[0029]所述第六晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第二位线与所述第四节点连通。
[0030]在一些实施例中，所述读出单元包括：第一反相器、第二反相器和旁路晶体管单元；其中，
[0031]所述第一反相器的输入端与所述第二反相器的输出端耦接，所述第一反相器的输出端与所述第二反相器的输入端耦接；
[0032]所述第一反相器的输出端和所述第二反相器的输出端分别与所述旁路晶体管单元的输入端耦接，所述旁路晶体管单元的输出端接地。
[0033]在一些实施例中，所述第一反相器包括第七晶体管和第八晶体管，所述第二反相器包括第九晶体管和第十晶体管；其中，
[0034]所述第七晶体管的栅极和所述第八晶体管的栅极与所述第二反相器的输出端耦接，所述第七晶体管的第一端与第一电压端耦接，所述第七晶体管的第二端和所述第八晶体管的第二端与所述第一节点耦接，所述第八晶体管的第一端与所述第二节点耦接；
[0035]所述第九晶体管的栅极和所述第十晶体管的栅极与所述第一反相器的输出端耦接，所述第九晶体管的第一端与所述第一电压端耦接，所述第九晶体管的第二端和所述第十晶体管的第二端与所述第三节点耦接，所述第十晶体管的第一端与所述第四节点耦接。
[0036]在一些实施例中，所述第七晶体管和所述第九晶体管包括P型晶体管，所述第八晶体管和所述第十晶体管包括N型晶体管。
[0037]在一些实施例中，所述旁路晶体管单元包括第一旁路晶体管、第二旁路晶体管和第三旁路晶体管；其中，
[0038]所述第一旁路晶体管的栅极与所述第一位线耦接，所述第一旁路晶体管的第二端与所述第一反相器的输出端耦接；
[0039]所述第二旁路晶体管的栅极与所述第二位线耦接，所述第二旁路晶体管的第二端与所述第二反相器的输出端耦接；
[0040]所述第一旁路晶体管的第一端和所述第二旁路晶体管的第一端与所述第三旁路晶体管的第二端耦接，所述第三旁路晶体管的第一端接地，所述第三旁路晶体管的栅极与所述使能信号线耦接。
[0041]在一些实施例中，所述第一旁路晶体管、所述第二旁路晶体管和所述第三旁路晶体管均包括N型晶体管。
[0042]根据本公开实施例的第二方面，提供了一种存储器，包括：多个存储单元以及根据上述实施例所述的读出放大器；其中，
[0043]所述存储单元，与所述读出放大器耦接，被配置为存储数据；
[0044]所述读出放大器，被配置为读取所述存储单元中存储的数据，并对所述数据进行放大。
[0045]在一些实施例中，所述存储器包括静态随机存取存储器，所述存储单元包括静态随机存取存储单元。
[0046]在一些实施例中，所述静态随机存取存储单元包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第三NMOS管以及第四N本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种读出放大器，其特征在于，包括：预充电单元、读出单元、第一开关单元和第二开关单元；其中，所述预充电单元，耦接存储单元的第一位线和所述存储单元的第二位线；所述读出单元，包括第一节点、第二节点、第三节点以及第四节点，其中，所述第一位线耦接至所述第一节点，所述第二位线耦接至所述第三节点；所述第一开关单元，耦接所述第一位线和所述第二节点；所述第二开关单元，耦接所述第二位线和所述第四节点；其中，所述读出放大器中所述第二节点和所述第四节点在放电阶段放电至不同的电位，使得所述第一节点和所述第三节点在读取阶段的放电速率不同。2.根据权利要求1所述的读出放大器，其特征在于，所述读出放大器，还包括使能信号线；所述使能信号线，被配置为传输使能信号；所述第一开关单元和所述第二开关单元，还分别耦接所述使能信号线，被配置为在所述使能信号为低电平时可导通，高电平时可关断。3.根据权利要求1所述的读出放大器，其特征在于，所述第一开关单元包括：第一晶体管；其中，所述第一晶体管的栅极与使能信号线耦接，所述第一晶体管的第二端与所述第二节点耦接，所述第一晶体管的第一端与所述第一位线耦接；所述第一晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第一位线与所述第二节点连通。4.根据权利要求1所述的读出放大器，其特征在于，所述第二开关单元包括：第二晶体管；其中，所述第二晶体管的栅极与使能信号线耦接，所述第二晶体管的第二端与所述第四节点耦接，所述第二晶体管的第一端与所述第二位线耦接；所述第二晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第二位线与所述第四节点连通。5.根据权利要求1所述的读出放大器，其特征在于，所述第一开关单元和所述第二开关单元均包括P型晶体管。6.根据权利要求2所述的读出放大器，其特征在于，所述读出单元包括：第三晶体管、第四晶体管；其中，所述第三晶体管的栅极和所述第四晶体管的栅极均与所述使能信号线耦接，所述第三晶体管的第一端与所述第一位线耦接，所述第三晶体管的第二端与所述第一节点耦接，所述第四晶体管的第一端与所述第二位线耦接，所述第四晶体管的第二端与所述第三节点耦接；所述第三晶体管，被配置为在接收的所述使能信号为逻辑低电平时可导通，以使所述第一位线耦接至所述第一节点；所述第四晶体管，被配置为在接收的所述使能信号为逻辑低电平时可导通，以使所述第二位线耦接至所述第三节点。7.根据权利要求1所述的读出放大器，其特征在于，所述第一开关单元包括：第五晶体
管；其中，所述第五晶体管的栅极与使能信号线耦接，所述第五晶体管的第二端与所述第二节点耦接，所述第五晶体管的第一端与所述第一节点耦接；所述第五晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第一位线与所述第二节点连通。8.根据权利要求1所述的读出放大器，其特征在于，所述第二开关单元包括：第六晶体管；其中，所述第六晶体管的栅极与使能信号线耦接，所述第六晶体管的第二端与所述第四节点耦接，所述第六晶体管的第一端与所述第三节点耦接；所述第六晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第二位线与所述第四节点连通。9.根据权利要求2所述的读出放大器，其特征在于，所述读出单元包括：第一反相器、第二反相器和旁路晶体管单元；其中，所述第一反相器的输入端与所述第二反相器的输出端耦接，所述第一反相器的输出端与所述第二反相器的输入端耦接；所述第一反相器的输出端和所述第二反相器的输出端分别与所述旁路晶体管单元的输入端耦接，所述旁路晶体管单元的输出端接地。10.根据权利要求9所述的读...

【专利技术属性】
技术研发人员：许聪，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：