闪存器件的电容测试结构及其制备方法技术

本发明专利技术提供一种闪存器件的电容测试结构及其制备方法，方法包括：提供一半导体结构；去除形成于外围器件区的浮栅多晶硅层、栅间介质层、控制栅多晶硅层及所述浮栅氧化层以漏出所述衬底，并于其表面形成外围栅氧化层及外围栅极多晶硅层；刻蚀形成于存储器件区的浮栅多晶硅层、栅间介质层及控制栅多晶硅层以形成存储器件单元；刻蚀外围栅极多晶硅层以形成外围多晶硅栅，并同步刻蚀电容测试区边缘处预设宽度的控制栅多晶硅层及其下方预设厚度的栅间介质层以形成电容测试结构的下极板，此时，电容测试区的控制栅多晶硅层为电容测试结构的上极板。通过本发明专利技术解决了以现有的方法无法直接测试栅间介质层的厚度的问题。测试栅间介质层的厚度的问题。测试栅间介质层的厚度的问题。

【技术实现步骤摘要】
闪存器件的电容测试结构及其制备方法


[0001]本专利技术涉及半导体
，特别是涉及一种闪存器件的电容测试结构及其制备方法。

技术介绍

[0002]闪存器件中控制栅与浮栅之间的栅间介质层(IPO)的厚度非常关键，其决定着闪存器件的控制栅与浮栅的耦合效率和可靠性数据保持力，若栅间介质层的厚度过厚会导致器件的耦合效率过低，其厚度过薄会导致数据保持力失效，因此，很有必要检测栅间介质层的电学厚度。
[0003]然而，在闪存器件的基础工艺中，控制栅和浮栅是一起定义出来的，因此，无法直接测试栅间介质层的厚度。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种闪存器件的电容测试结构及其制备方法，用于解决以现有的方法无法直接测试栅间介质层的厚度的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种闪存器件的电容测试结构的制备方法，所述方法包括：
[0006]步骤1)提供一半导体结构，所述半导体结构分为存储器件区、电容测试区及外围器件区，且所述半导体结构包括衬底及依次形成于所述衬底上的浮栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；
[0007]步骤2)去除形成于所述外围器件区的所述浮栅多晶硅层、所述栅间介质层、所述控制栅多晶硅层及所述浮栅氧化层以漏出所述衬底，并于其表面形成外围栅氧化层及外围栅极多晶硅层；
[0008]步骤3)刻蚀形成于所述存储器件区的所述浮栅多晶硅层、所述栅间介质层及所述控制栅多晶硅层以形成存储器件单元，且所述存储器件单元与所述电容测试区之间具有间隔；
[0009]步骤4)刻蚀所述外围栅极多晶硅层以形成外围多晶硅栅，且所述外围多晶硅栅与所述电容测试区之间具有间隔，并同步刻蚀所述电容测试区边缘处预设宽度的所述控制栅多晶硅层及其下方预设厚度的所述栅间介质层以形成电容测试结构的下极板，此时，所述电容测试区的所述控制栅多晶硅层为所述电容测试结构的上极板。
[0010]可选地，所述半导体结构包括字线多晶硅及定义氧化层，其中，所述浮栅多晶硅层、所述栅间介质层及所述控制栅多晶硅层形成于所述字线多晶硅的两侧，所述定义氧化层形成于所述存储器件区的所述控制栅多晶硅层及所述字线多晶硅的表面，用于定义控制栅的范围。
[0011]可选地，所述半导体结构还包括浅沟槽隔离结构，所述浅沟槽隔离结构用于隔离所述存储器件区、所述电容测试区及所述外围器件区。
[0012]可选地，在执行步骤2)之前，所述方法包括于所述控制栅多晶硅层的表面形成硬掩膜层的步骤，所述硬掩膜层用于在执行步骤2)时保护所述存储器件区及所述电容测试区。
[0013]可选地，在执行步骤3)之前，所述方法包括将所述硬掩膜层去除的步骤。
[0014]可选地，在步骤4)中，刻蚀所述电容测试区靠近所述存储器件区一侧的预设宽度的所述控制栅多晶硅层及其下方所述预设厚度的所述栅间介质层以形成所述电容测试结构的所述下极板。
[0015]可选地，在执行步骤4)之前，所述方法包括于步骤3)所形成结构的表面形成掩膜层，并对其进行图案化处理的步骤。
[0016]可选地，所述方法还包括于所述上极板及所述下极板的表面形成接触孔的步骤。
[0017]可选地，所述栅间介质层包括ONO结构，所述ONO结构包括底部氧化层、中间氮化层及顶部氧化层，其中，所述中间氮化层形成于所述底部氧化层与所述顶部氧化层之间，此时，在步骤4)中，刻蚀所述预设厚度的所述栅间介质层时，刻蚀去除所述顶部氧化层及所述中间氮化层并停在所述底部氧化层上。
[0018]可选地，所述栅间介质层包括氧化层，此时，在步骤4)中，刻蚀所述预设厚度的所述栅间介质层时，需保证所述栅间介质层不被完全刻蚀掉。
[0019]相应的，本专利技术还提供一种闪存器件的电容测试结构，所述闪存器件的电容测试结构是利用上述任一方案中所述的制备方法制备而成。
[0020]如上所述，本专利技术的闪存器件的电容测试结构及其制备方法，通过在闪存器件内部结构(半导体结构)完成之后，先于外围器件区形成外围多晶硅层，再于存储器件区形成存储器件单元，最后，于电容测试区形成电容测试结构，同时于外围器件区形成外围多晶硅栅。通过上述方式形成电容测试结构可实现对栅间介质层的厚度的测试；而且，通过上述方法形成电容测试结构时不需要增加额外的光罩，能够达到减少工艺步骤，节省工艺成本的目的。
附图说明
[0021]图1显示为本专利技术的闪存器件的电容测试结构的制备方法的流程图。
[0022]图2显示为本专利技术的半导体结构的剖面结构示意图。
[0023]图3显示为去除图2所示结构的外围器件区的控制栅多晶硅层、栅间介质层、浮栅多晶硅层及浮栅氧化层并形成外围栅氧化层后的剖面结构示意图。
[0024]图4显示为图3所示结构的外围器件区形成外围栅极多晶硅层后的剖面结构示意图。
[0025]图5显示为图4所示结构去除硬掩膜层后的剖面结构示意图。
[0026]图6显示为图5所示结构的存储器件区形成存储器件单元后的剖面结构示意图。
[0027]图7显示为图6所示结构的存储器件区、电容测试区及外围器件区形成图案化的光刻胶后的剖面结构图。
[0028]图8显示为图6所示结构的电容测试区形成电容测试结构后的剖面结构示意图。
[0029]图9显示为图8所示结构表面形成接触孔后的剖面结构示意图。
[0030]附图标号说明
[0031]100：半导体结构；101：衬底；102：浮栅氧化层；103：浮栅多晶硅层；104：栅间介质层；105：控制栅多晶硅层；106：字线多晶硅；107：定义氧化层；108：隧穿氧化层；109：侧墙；109a：第一氧化层；109b：第二氮化层；110：浅沟槽隔离结构；111：外围栅氧化层；112：外围栅极多晶硅层；112a：外围多晶硅栅；200：硬掩膜层；300：存储器件单元；400：掩膜层；500：接触孔；600：层间介质层
具体实施方式
[0032]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0033]请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，虽图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
[0034]如图1所示，本实施例提供一种闪存器件的电容测试结构的制备方法，所述方法包括：步骤1)、步骤2)、步骤3)及步骤4)。
[0035]如图2所示，在步骤1)中，提供一半导体结构100，所述半导体结构100分为存储器件区A、电容测试区B及外围器件区D，且本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种闪存器件的电容测试结构的制备方法，其特征在于，所述方法包括：步骤1)提供一半导体结构，所述半导体结构分为存储器件区、电容测试区及外围器件区，且所述半导体结构包括衬底及依次形成于所述衬底上的浮栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；步骤2)去除形成于所述外围器件区的所述浮栅多晶硅层、所述栅间介质层、所述控制栅多晶硅层及所述浮栅氧化层以漏出所述衬底，并于其表面形成外围栅氧化层及外围栅极多晶硅层；步骤3)刻蚀形成于所述存储器件区的所述浮栅多晶硅层、所述栅间介质层及所述控制栅多晶硅层以形成存储器件单元，且所述存储器件单元与所述电容测试区之间具有间隔；步骤4)刻蚀所述外围栅极多晶硅层以形成外围多晶硅栅，且所述外围多晶硅栅与所述电容测试区之间具有间隔，并同步刻蚀所述电容测试区边缘处预设宽度的所述控制栅多晶硅层及其下方预设厚度的所述栅间介质层以形成电容测试结构的下极板，此时，所述电容测试区的所述控制栅多晶硅层为所述电容测试结构的上极板。2.根据权利要求1所述的闪存器件的电容测试结构的制备方法，其特征在于，所述半导体结构包括字线多晶硅及定义氧化层，其中，所述浮栅多晶硅层、所述栅间介质层及所述控制栅多晶硅层形成于所述字线多晶硅的两侧，所述定义氧化层形成于所述存储器件区的所述控制栅多晶硅层及所述字线多晶硅的表面，用于定义控制栅的范围。3.根据权利要求1所述的闪存器件的电容测试结构的制备方法，其特征在于，所述半导体结构还包括浅沟槽隔离结构，所述浅沟槽隔离结构用于隔离所述存储器件区、所述电容测试区及所述外围器件区。4.根据权利要求1所述的闪存器件的电容测试结构的制备方法，其特征在于，在执行步骤2)之前，所述方法包括于所...

【专利技术属性】
技术研发人员：徐杰，李志国，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：