视频图像显示存储器调序逻辑电路及方法技术

一种用于视频图像显示存储器（ＶＲＡＭ）的调序方法，其特征是在利用块写入模式将压缩后的数据按顺序写入由多个存储器单元组成的存储器中之前，对压缩数据的毕特位置进行重新排序，使得数据毕特能够如所要求的那样，相邻的毕特存入相邻的存储器单元中，因而在普通模式下，能够进行正确的数据读出。一种插入在压缩数据输入与实际数据总线之间的调序逻辑电路，它包括一多路转接器，将其输入口上的各个毕特传送到不同于正常模式下的输出口。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及块写入图像控制数据存储器写入系统，尤其涉及一种允许在控制块写入功能之前较经济地将数据重新排序的装置。用于图像装置中的微处理器必须能够将象素信息在存储器位表之间尽可能快地移送。在有许多象素要传送到一个位表的场合下，通过采用块写入可以加快传送。一般通过将一色彩寄存器与各个VRAM存储器相连，用数据充填色彩寄存器以确定VRAM选中部分所需要的色彩值，然后用VRAM的地址位以及VRAM的数据总线输入来确定VRAM中由色彩寄存器中的值所表示的色彩将出现的位置。这种技术不会给数据总线加上多次复制同一象素值的负担，因而增加了有效存储器带宽，进而提高了数据传送速度。能利用块写入来获益的最简单的地方是充填，它将相同的象素值传送入存储器中的限定区域。另外，某些形式的数据扩展很适合于应用块写入技术。这样，当一个位表以压缩形式存储起来时，1和0能够表示象素的出现和不出现，而块写入可用来扩展位表。一般，这种类型的扩展用于字符，它们经常以压缩形式存储起来以节省存储器空间。因为存储器访问必须通过同一总线以常规模式和块写入模式进行，并且，它们必须是一致的，从而使得以一种模式写入(或读出)的数据能够以另一模式读出(或写入)，所以就产生了许多问题。由于在数据能以块写入模式写入VRAM存储器中之前，该数据的压缩表示的位序(bit order)相对于常规模式存取必须进行处理或调序(swizzle)所以这是一个问题。这种位序的改变是必须的，因为，一般压缩数据以一特定顺序存储起来，一个毕特代表一个多位显示象素。这些毕特以串行方式存储，每一毕特代表一相应的显示点。例如，第一毕特(毕特0)代表象素位置1，第二毕特(毕特1)代表象素位置2，而第三毕特(毕特2)将代表象素位置3。这样，在这个例子中，总线上的各个毕特将一个对一个地代表各个象素位置，因而，总线毕特位置0将包含第一象素的数据，而总线毕特位置3将包含第四象素的数据。然而，由于各VRAM的实际布局，相继的象素存储在不同的VRAM芯片(或单元)中，数据在提供给各VRAM之前必须重新排序。试考虑这种情况，各VRAM为4毕特宽且有一32位宽的数据总线。数据总线的总线位置0-3连到第一VRAM，而第一VRAM在通常的写入场合下控制第一象素的毕特0-3。没有调序时，在总线毕特位置1(第二位置)上预定控制第二象素的压缩数据最后将与第一VRAM的第二输入连通，而在通常的存取中，该第二输入与第九象素相连，而不是所要求的第二象素。因此，在以块写入模式工作时必须重新安排位序。由于数据调序的性质取决于象素的大小，又遇到了另一个问题。为了适应宽范围的象素尺寸和VRAM结构，必须进行几种不同的调序。因此，可以说，图像RAM(VRAM)的块写入模式只能用于充填恰好为块的整数倍大小的区域。VRAM块写入功能的这种性质导致块内象素写入混乱，除非进行某种数据重新排序。因此，本
中需要一种调序装置，它可以为数据的有效处理，从而以经济的方式完成块写入创造条件。 本
还需要这样一种调序逻辑，它能适用于任何大小的象素或VRAM结构。本
内另一种需要是设计一种使用块写入模式的系统，它还能正确和有效地控制直到块内每个象素的写入。此外，还要求这种系统对不同数量的色彩平面都能够适用。本专利技术设计出了一种能用于许多不同大小象素的调序结构。该电路得益于这样一种认识之所以需要调序，是由于在块写入存取过程中，指向VRAM的数据流的各个毕特如果不加以调序的话，存取的象素的位置与在通常写入状况下的象素位置是不同的。这种差别可以看成是毕特流中的一种重新排序，象上面所讨论的那样，这种重新排序是由于每个VRAM处理一个象素(或一个象素的一部分)而该象素有4毕特(或更多)这一事实所引起的。假定每个象素有4毕特，并且每个VRAM有4个数据输入通道(每位象素一个通道)，那么，在压缩数据和VRAM的实际输入之间，将有4个毕特位置的分离或重新排序。这种重新排序由一调序电路完成。这样，压缩后的总线毕特0到调序后位置0，而总线毕特1到调序后位置4。类似地，压缩后的总线毕特2到调序后位置8，而压缩后的总线毕特3到调序后位置12。继续这7个压缩后的毕特位置压缩后的毕特7到调序后位置28。下一个压缩毕特，即毕特8到调序后位置1，而压缩后毕特9到调序后位置5。对于全部总线宽度都继续这种不连续的顺序。在象素大小为8毕特的情况下，将需要两个4毕特宽的VRAM，每个保持该8毕特象素的一半。那么，在这种情况下，扩展需要有一不同的算法，即，压缩毕特的顺序位置(ordinate position)的重新排序对8个位置进行。已经认识到，对含有相同象素的所有VRAM必须提供相同的控制信号。这样，对于一2VRAM象素(例如，8毕特)，总线的两个位置必须反映相同的压缩毕特值。对于实现调序有两种选择方案，其中之一是构造一较大的总线，例如64入口(Lead)的总线。这要求有更多的或更大的VRAM和更多的电路来控制总线。另一选择是在调序电路中形成一不同的调序模式。在两种情况下，如果象素包含在一个以上VRAM中，那么，压缩数据必须控制一个以上VRAM。在进行一系列块写入存取(例如充填一大屏幕区域)时，存储器寻址必须调节成对应于写入VRAM中的较大数量的数据。实际上，在块写入模式中，到一个VRAM的4个数据毕特在内部扩展4倍。因而，32毕特数据总线在块写入模式中在VRAM内扩展成128毕特。因而，从一个可寻址的位置有效地转到相邻的一个位置要求地址增加或减少(视方向而定)128(对于位地址)，而不是象在常规寻址中那样的32。在一个实施例中，调序操作通过对每个给定的毕特位置适当地连接多路转换器功能来实现。多路转换将在通常(或直接通过)模式和一个或多个所需要的调序功能之间进行选择。本专利技术的一个技术优点是提供了一种机理，它可以用统一的(相容的)方式以通常模式或块写入模式将象素写入一存储器阵列中。为了更完全地理解本专利技术和它们的其它优点，下面参考附图给出更详细的描述，其中附图说明图1示出一VRAM存储器的立体图; 图2示出一VRAM存储器与一数据总线的连结; 图3示出连至数据总线的一个调序电路; 图4和图5示出其他形式的调序电路的部分连接关系; 图6示出一种4位扩展; 图7示出适用所有情况的调序电路的交互连接关系; 图8示出一种调序电路的实施例; 图9示出一个用于几种不同存储器结构的调序电路的一个实施例。现在参看图1。在对本专利技术实施例的作用进行实际详细的描述之前，先对典型的图像存储器系统的存储器结构作一简短讨论是有益的。虽然有许多存储器结构和系统可供采用，但在较佳实施例中，通常采用一种如图1所示的结构，它用8个VRAM存储器200、201等组成一阵列结构。每个VRAM存储器或单元具有一4毕特数据通道，该通道可以作为平面11、12、13和14看待。每个平面的构成是这样的利用单个数据入口(lead)向该平面写入信息。对各个平面，这些入口分别标为0、1、2和3。在采用诸如数据总线20之类的32位数据总线的系统中，将含有8个VRAM存储器(图1中示出其中的两个)，每个存储器有四个数据入口连到该数据总线。这样，对于一32位数据总线，VRAM存储器200有四个数据入口分本文档来自技高网...

【技术保护点】
一种图像处理系统，其特征在于，它包括：多个用于通过数据控制入口存储数据毕特的存储器，所述存储器可用通常模式和块写入模式寻址，所述块写入模式由在一压缩后的数据字中的数据控制；多入口输入和输出总线，数据从一外部来源到达所述输入总线，并从 所述输入总线的所述入口提供给所述输出总线的所述入口；在所述输入总线入口与所述存储器数据控制入口之间的连接；和重新排序电路，用于当数据以一通常方式提供给所述存储器时，使得数据能从所述输入总线的所述入口传到所述输出总线的某些入口，并且当 数据以块写入方式从所述输入总线上的一个压缩数据字提供给所述存储器时，使得数据能从所述输入总线的所述入口传送到所述输入总线的某些其它的入口。

【技术特征摘要】
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【专利技术属性】
技术研发人员：卡尔马里恩古塔格，伊恩J歇洛克，理查德D辛普森，
申请(专利权)人：德克萨斯仪器有限公司，
类型：发明
国别省市：US[美国]