扫描链电路及其扫描控制方法、芯片、堆叠芯片技术

本申请公开了一种扫描链电路及其扫描控制方法、芯片、堆叠芯片。该扫描链电路包括：呈矩阵排布的多个存储单元，存储单元包括：多路复用器及寄存器，同一存储单元中的寄存器的输入端与多路复用器的输出端连接，寄存器的输出端与沿行方向及沿列方向相邻设置的下一个多路复用器的输入端连接；模式控制电路，与每个存储单元的多路复用器的控制端连接，用于控制多路复用器的工作模式，以使多个存储单元形成扫描链，以通过测试信号在扫描链的传递而侦测存在缺陷的寄存器。能够提高定位芯片加工缺陷的效率。的效率。的效率。

【技术实现步骤摘要】
扫描链电路及其扫描控制方法、芯片、堆叠芯片


[0001]本申请涉及集成电路可测性设计
，特别是涉及一种扫描链电路及其扫描控制方法、芯片、堆叠芯片。

技术介绍

[0002]扫描链作为目前超大规模集成电路设计中使用最为广泛的可测性设置(Design for Test，DFT)结构，增强了芯片的可控性和观察性，为芯片提供良好的可测性。通常，在半导体芯片的设计过程中，不仅需要设计实现预定功能的功能电路，也需要设计用于测试芯片加工缺陷的扫描测试电路，即扫描链电路。
[0003]但现有用于定位芯片加工缺陷的扫描链电路，需要进行全芯片物理扫描，通过观测物理图形来判断芯片加工缺陷。因芯片的逻辑规模太大，这种全芯片物理扫描定位方式效率太低。

技术实现思路

[0004]本申请主要解决的技术问题是提供扫描链电路及其扫描控制方法、芯片、堆叠芯片，以提高定位芯片加工缺陷的效率。
[0005]为解决上述技术问题，本申请采用的一个技术方案是：提供一种扫描链电路。该扫描链电路包括：多个存储单元，呈矩阵排布，且所述存储单元包括：多路复用器及寄存器，同一所述存储单元中的所述寄存器的输入端与所述多路复用器的输出端连接，所述寄存器的输出端与沿行方向相邻设置的下一个所述多路复用器的输入端连接，并与沿列方向相邻设置的下一个所述多路复用器的输入端连接；模式控制电路，与所述多路复用器的控制端连接，用于控制所述多路复用器的工作模式，以使所述多个存储单元形成扫描链，扫描链至少包括行方向的存储单元所组成的第一类型扫描链、列方向的存储单元所组成的第二类型扫描链、部分行方向的存储单元与部分列方向的存储单元所组成的第三类型扫描链中的至少一种，以通过测试信号在第一类型扫描链、第二类型扫描链、第三类型扫描链的传递而侦测存在缺陷的寄存器。
[0006]为解决上述技术问题，本申请采用的另一个技术方案是：提供一种扫描链电路的扫描控制方法。该扫描链电路的扫描控制方法包括：控制多路复用器的工作模式，以使多个存储单元形成扫描链，扫描链至少包括行方向的存储单元所组成的第一类型扫描链、列方向的存储单元所组成的第二类型扫描链、部分行方向的存储单元与部分列方向的存储单元所组成的第三类型扫描链中的至少一种；控制测试信号在第一类型扫描链、第二类型扫描链、第三类型扫描链中传递，并基于测试信号的传递结果侦测存在缺陷的寄存器。
[0007]为解决上述技术问题，本申请采用的另一个技术方案是：提供一种芯片。该芯片包括上述扫描链电路。
[0008]为解决上述技术问题，本申请采用的另一个技术方案是：提供一种芯片。该堆叠芯片包括堆叠芯片包括：存储阵列晶圆，设置有上述扫描链电路中的多个存储单元；逻辑阵列
晶圆，设置有上述扫描链电路中的模式控制电路；存储单元与模式控制电路直连。
[0009]本申请的有益效果是：区别于现有技术，本申请每个存储单元均设有多路复用器及与多路复用器连接的寄存器，且寄存器的输出端分别与沿行方向相邻设置的下一个多路复用器的输入端及沿列方向相邻设置的下一个多路复用器的输入端连接，使得寄存器形成一个二维网络结构，且本申请通过模式控制电路分别控制每个存储单元中多路复用器的工作模式，能够利用多路复用器来控制二维网络结构中寄存器的扫描方式及置位，能够根据实际需要形成特定路径的扫描链(可以是行方向的存储单元所组成的第一类型扫描链、列方向的存储单元所组成的第二类型扫描链、部分行方向的存储单元与部分列方向的存储单元所组成的第三类型扫描链)，经过特定路径扫描链的扫描检测，能够精准定位二维网络结构中存在缺陷的寄存器，而无需对二维网络结构中所有寄存器进行全物理扫描，因此能够提高定位芯片加工缺陷的效率。
附图说明
[0010]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0011]图1是本申请扫描链电路一实施例的结构示意图；
[0012]图2是图1实施例扫描链电路的一工作流程示意图；
[0013]图3是图1实施例扫描链电路基于图2实施例工作流程的一状态示意图；
[0014]图4是图1实施例扫描链电路基于图2实施例工作流程的另一状态示意图；
[0015]图5是图1实施例扫描链电路的扫描控制方法一实施例的另一工作流程示意图；
[0016]图6是本申请扫描链电路的扫描控制方法一实施例的流程示意图；
[0017]图7是本申请芯片一实施例的结构示意图；
[0018]图8是本申请堆叠芯片一实施例的结构示意图。
具体实施方式
[0019]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本申请保护的范围。
[0020]本申请中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0021]本申请首先提出一种扫描链电路，如图1所示，图1是本申请扫描链电路一实施例的结构示意图。本实施例扫描链电路包括多个存储单元20及模式控制电路50；其中，多个存
储单元20呈矩阵排布，且存储单元20包括：多路复用器21及寄存器22，同一存储单元20中寄存器22的输入端与对应的多路复用器21的输出端连接，寄存器22的输出端分别与沿行方向相邻设置的下一个多路复用器的输入端及沿列方向相邻设置的下一个多路复用器21的输入端连接；模式控制电路50与每个存储单元20的多路复用器21的控制端连接，用于控制多路复用器21的工作模式，以使多个存储单元20形成扫描链，扫描链至少包括行方向的存储单元20所组成的第一类型扫描链、列方向的存储单元20所组成的第二类型扫描链、部分行方向的存储单元20与部分列方向的存储单元20所组成的第三类型扫描链中的至少一种，以通过测试信号在第一类型扫描链、第二类型扫描链、第三类型扫描链的传递而侦测存在缺陷的寄存器22。
[0022]DFT中的扫描链用于确认芯片加工过程中是否引入错误；现有技术中，当一条扫描链的某个寄存器(可以是带触发器(Flip
‑
Flop，FF))存储错误时，只能知道这条扫描链存储错误，而不能定位出错的寄存器位置，也就无法精确定位，进行后续分析。
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种扫描链电路，其特征在于，包括：多个存储单元，呈矩阵排布，且所述存储单元包括：多路复用器及寄存器，同一所述存储单元中的所述寄存器的输入端与所述多路复用器的输出端连接，所述寄存器的输出端与沿行方向相邻设置的下一个所述多路复用器的输入端连接，并与沿列方向相邻设置的下一个所述多路复用器的输入端连接；模式控制电路，与每个所述存储单元的所述多路复用器的控制端连接，用于控制所述多路复用器的工作模式，以使所述多个存储单元形成扫描链，所述扫描链至少包括行方向的所述存储单元所组成的第一类型扫描链、列方向的所述存储单元所组成的第二类型扫描链、部分行方向的所述存储单元与部分列方向的所述存储单元所组成的第三类型扫描链中的至少一种，以通过测试信号在所述第一类型扫描链、所述第二类型扫描链、所述第三类型扫描链的传递而侦测存在缺陷的寄存器。2.根据权利要求1所述的扫描链电路，其特征在于，进一步包括：行检测电路及列检测电路中的至少一个；其中，所述行检测电路与每行最后一个所述存储单元中的所述寄存器的输出端连接，用于读取一条选中扫描链传递的所述测试信号，其中，所述选中扫描链包括该行最后一个所述存储单元；所述列检测电路与每列最后一个所述存储单元中的所述寄存器的输出端连接，用于读取另一条选中扫描链传递的所述测试信号，其中，所述另一条选中扫描链包括该列最后一个所述存储单元。3.根据权利要求2所述的扫描链电路，其特征在于，进一步包括激励电路，与每行和每列首个所述存储单元的所述多路复用器的输入端连接，用于为包括该行和该列首个所述存储单元的选中扫描链提供激励信号；所述多路复用器的输入端包括第一输入端及第二输入端，每列首个所述多路复用器的所述第一输入端与所述激励电路连接，每行首个所述多路复用器的所述第二输入端与所述激励电路连接。4.根据权利要求3所述的扫描链电路，其特征在于，所述模式控制电路控制所述多个存储单元的所述多路复用器的工作模式，以使所述多个存储单元工作在激励模式下，形成所述第一类型扫描链、所述第二类型扫描链、所述第三类型扫描链中的至少一种；所述第一类型扫描链、所述第二类型扫描链、所述第三类型扫描链中的至少一选中扫描链的首个所述多路复用器从所述激励电路获取所述激励信号；所述选中扫描链中的所述寄存器在时钟信号的时序下依次沿所述选中扫描链向连接所述选中扫描链的所述行检测电路或所述列检测电路传递所述激励信号；连接所述选中扫描链的所述行检测电路或所述列检测电路根据接收的所述激励信号检测所述选中扫描链是否为存在缺陷的扫描链。5.根据权利要求4所述的扫描链电路，其特征在于，当确定所述选中扫描链为存在缺陷的扫描链时，所述模式控制电路控制所述多路复用器以从所述第一类型扫描链、所述第二类型扫描链、所述第三类型扫描链中选择至少另一选中扫描链传递所述激励信号，其中，所述另一选中扫描链包括存在缺陷的所述选中扫描链中的部分所述存储单元；与所述另一选中扫描链连接的所述行检测电路或所述列检测电路检测所述另一选中扫描链传递的所述激励信号，以确定存在缺陷的所述选中扫描链中的存在缺陷的所述寄存
器的位置。6.根据权利要求4所述的扫描链电路，其特征在于，所述激励电路在所述时钟信号中第一数量个时钟脉冲下向所述选中扫描链输入所述激励信号，其中，所述选中扫描链中的所述存储单元的数量与所述第一数量相等；所述选中扫描链在所述时钟信号中后续的第二数量个时钟脉冲下向所述行检测电路或所述列检测电路输出传递结果，以检测所述选中扫描链是否为存在缺陷的扫描链。7.根据权利要求2所述的...

【专利技术属性】
技术研发人员：左丰国，刘琦，江喜平，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：