一种内埋双芯片串联封装体、封装方法及PCB板技术

本发明专利技术公开了一种内埋双芯片串联封装体、封装方法及PCB板，属于半导体封装领域。该装置包括引线框架、第一芯片和第二芯片，第二芯片和第一芯片上下层叠布置且第一芯片的源极与第二芯片的漏极相对布置；第一芯片的漏极键合至引线框架的漏极引脚、第一芯片的源极键合至第二芯片的漏极；第二芯片的源极键合至引线框架的源极引脚；第一芯片的栅极和第二芯片的栅极均键合至引线框架的栅极引脚。本发明专利技术可实现相同电流、相同面积的塑封体的情况下，提升更高电压能力；借助双芯片异极性串联键合塑封结构，可以减少至少一个芯片塑封体的制造成本；采用相同芯片异极性串联键合塑封结构，可以减少不同芯片的开发、生产及封装体的库存成本。生产及封装体的库存成本。生产及封装体的库存成本。

【技术实现步骤摘要】
一种内埋双芯片串联封装体、封装方法及PCB板


[0001]本专利技术涉及半导体封装领域，特别涉及一种内埋双芯片串联封装体、封装方法及PCB板。

技术介绍

[0002]传统典型的MOSFET功率芯片封装，一般都采用一个封装体中放置单一MOSFET功率芯片为封装体型态，而MOSFET功率芯片封装过程的关键工序会因为应用的不同，分成数种的封装工艺方法与步骤。比较关键的工序变化，主要是从功率芯片正面的功能区域引出功率芯片外的金属引线框内引脚键合的方式，而键合的方式不外乎是纯金属丝键合、金属带加金属丝混合键合、金属片搭配金属锡膏键合加金属丝混合键合以及全金属片搭配金属锡膏键合。
[0003]上述不同的键合技术其工艺流程与方法也都有所不同，但无论何种键合方式，其基本都存在单一封装体中装置单一MOSFET功率芯片为传统的主流封装模式。
[0004]现有传统单MOSFET功率芯片封装体模式存在如下缺陷：
[0005]1.传统单一芯片的封装型式如果应用在更高电压的情况下，则需要特别再开发单一更高电压的MOSFET功率芯片再进行单一MOSFET功率芯片封装，如此需要增加开发的费用增加生产成本、延长产品开发周期；
[0006]2.增加更高电压MOSFET功率芯片的开发，就会增加不同MOSFET功率芯片的库存成本；
[0007]3.另一种方式就是采用多颗单一MOSFET功率芯片封装体，再进行多个低电压的MOSFET功率芯片进行串联，并焊接在PCB板(PCB)，以增加电压，如此会增加单一封装体的数量，亦增加了封装体的数量及塑封体的生产成本；
[0008]4.多颗单一MOSFET功率芯片的封装体串联焊接在PCB板(PCB)上的同时，又增加了PCB板的使用面积，如此又增加了PCB板面积的生产成本与库存成本。
[0009]所以上述现有传统的单一MOSFET功率芯片，所呈现的缺陷亦是目前业界急待克服与降低成本的趋势，也是目前需要MOSFET高电压加速快充电领域想要降低成本的难点。

技术实现思路

[0010]本专利技术提供一种内埋双芯片串联封装体，可以解决现有技术中单一功率芯片封装方式所存在的成本较高、开发周期长的问题。
[0011]本专利技术还提供了一种内埋双芯片串联封装体的封装方法，用于制备上述封装体。
[0012]本专利技术还提供了一种PCB板，可以减小线路板面积，降低PCB板生产成本。
[0013]一种内埋双芯片串联封装体，包括引线框架、第一芯片和第二芯片，所述第二芯片和所述第一芯片上下层叠布置且所述第一芯片的源极与所述第二芯片的漏极相对布置；
[0014]所述第一芯片的漏极键合至所述引线框架的漏极引脚、所述第一芯片的源极键合至所述第二芯片的漏极；
[0015]所述第二芯片的源极键合至所述引线框架的源极引脚；
[0016]所述第一芯片的栅极和所述第二芯片的栅极均键合至所述引线框架的栅极引脚。
[0017]更优地，还包括源极导电板和栅极导电板；
[0018]所述源极导电板及所述栅极导电板、所述第二芯片、所述第一芯片和所述引线框架由上至下依次布置，所述源极导电板和所述栅极导电板均位于所述第二芯片上方；其中，
[0019]所述第一芯片的漏极通过基岛连接至漏极引脚，所述第二芯片的漏极与所述第一芯片的源极相贴合；
[0020]所述第二芯片的源极通过所述源极导电板连接至源极引脚；
[0021]所述第一芯片的栅极和所述第二芯片的栅极均通过所述栅极导电板连接至栅极引脚。
[0022]更优地，所述第一芯片和所述第二芯片之间设置有一金属隔片，所述第一芯片的源极和所述第二芯片的漏极通过所述金属隔片相连接，所述金属隔片使所述第一芯片与所述第二芯片之间形成一用于容纳键合引线的键合空间。
[0023]更优地，所述第一芯片和所述第二芯片错位布置，使所述第一芯片的栅极沿竖直方向上的投影完全外露于所述第二芯片的投影。
[0024]更优地，所述源极导电板和所述栅极导电板由铜或铝制成。
[0025]更优地，所述源极导电板的一侧延伸设置有连接部，所述连接部连接至所述引线框架的源极引脚；所述源极引脚上开设有收纳槽，所述收纳槽与所述连接部相匹配。
[0026]一种内埋双芯片串联封装体的封装方法，包括如下步骤：
[0027]S1，在基岛上涂覆可导电性质的粘结物质，使第一芯片的漏极通过粘结物质与所述基岛连接；
[0028]S2，在所述第一芯片的源极涂覆粘结物质，使第二芯片的漏极通过粘结物质连接至所述第一芯片的源极；
[0029]S3，在第一芯片的栅极、第二芯片的源极、第二芯片的栅极、引线框架的源极引脚、引线框架的栅极引脚均涂覆粘结物质，将源极导电板通过粘结物质连接所述源极引脚和所述第二芯片的源极；
[0030]S4，将栅极导电板通过粘结物质连接所述第一芯片的栅极、所述第二芯片的栅极和所述栅极引脚；
[0031]S5，进行塑封，形成塑封体；
[0032]S6，切单，得到内埋双芯片串联封装体。
[0033]一种PCB板，包括至少一个上述的封装体。
[0034]本专利技术提供一种内埋双芯片串联封装体，至少可以达到如下效果之一：
[0035]1.可实现相同电流、相同面积的塑封体的情况下，提升更高电压能力；
[0036]2.借助双芯片异极性串联键合塑封结构，可以减少至少一个功率芯片塑封体的制造成本；
[0037]3.采用功率芯片异极性串联键合塑封结构，可以减少不同功率芯片的开发、生产及封装体的库存成本。
[0038]本专利技术提供一种内埋双芯片串联封装体的封装方法，工艺流程简单。
[0039]本专利技术提供了一种PCB板，可实现同面积的塑封体，减少使用PCB板因为需要增加
更高电压而导致使用面积及成本的增加。
附图说明
[0040]图1为本专利技术提供的一种内埋双芯片串联封装体的内部结构示意图一；
[0041]图2为本专利技术提供的一种内埋双芯片串联封装体的内部结构示意图二；
[0042]图3为本专利技术提供的一种内埋双芯片串联封装体的内部结构示意图三；
[0043]图4为另一实施例提供的一种内埋双芯片串联封装体的内部结构示意图；
[0044]图5为本专利技术提供的一种内埋双芯片串联封装体的结构示意图；
[0045]图6为另一实施例提供的一种内埋双芯片串联封装体的内部结构示意图；
[0046]图7为本专利技术提供的一种内埋双芯片串联封装体的剖面示意图。
[0047]附图标记说明：
[0048]00粘结物质；10基岛；11漏极引脚；12源极引脚；13栅极引脚；20第一芯片；30源极导电板；31栅极导电板；40第二芯片；60塑封体；70引线框架。
具体实施方式
[0049]下面结合附图，对本专利技术的一个具体实施方式进行详细描述，但应当理解本专利技术的保护范围并不受具体实施方式的限制。...

【技术保护点】

【技术特征摘要】
1.一种内埋双芯片串联封装体，包括引线框架(70)、第一芯片(20)、第二芯片(40)和塑封体(60)，其特征在于：所述第二芯片(40)和所述第一芯片(20)上下层叠布置且所述第一芯片(20)的源极与所述第二芯片(40)的漏极相对布置；所述第一芯片(20)的漏极键合至所述引线框架(70)的漏极引脚(11)、所述第一芯片(20)的源极键合至所述第二芯片(40)的漏极；所述第二芯片(40)的源极键合至所述引线框架(70)的源极引脚(12)；所述第一芯片(20)的栅极和所述第二芯片(40)的栅极均键合至所述引线框架(70)的栅极引脚(13)。2.如权利要求1所述的一种内埋双芯片串联封装体，其特征在于，还包括源极导电板(30)和栅极导电板(31)；所述源极导电板(30)及所述栅极导电板(31)、所述第二芯片(40)、所述第一芯片(20)和所述引线框架(70)由上至下依次布置，所述源极导电板(30)和所述栅极导电板(31)均位于所述第二芯片(40)上方；其中，所述第一芯片(20)的漏极通过基岛(10)连接至漏极引脚(11)，所述第二芯片(40)的漏极与所述第一芯片(20)的源极相贴合；所述第二芯片(40)的源极通过所述源极导电板(30)连接至源极引脚(12)；所述第一芯片(20)的栅极和所述第二芯片(40)的栅极均通过所述栅极导电板(31)连接至栅极引脚(13)。3.如权利要求1所述的一种内埋双芯片串联封装体，其特征在于，所述第一芯片(20)和所述第二芯片(40)之间设置有一金属隔片，所述第一芯片(20)的源极和所述第二芯片(40)的漏极通过所述金属隔片相连接，所述金属隔片使所述第一芯片(20)与所述第二芯片(40)之间形成一用于容纳键合引线的键合空间。4.如权利要求1所述的一种内埋双...

【专利技术属性】
技术研发人员：梁志忠，李明芬，陈育锋，
申请(专利权)人：合肥大网格技术合伙企业有限合伙，
类型：发明
国别省市：