制造用于射频应用的绝缘体上半导体衬底的方法技术

本发明专利技术涉及一种制造用于射频应用的绝缘体上半导体衬底的方法，该方法包括以下步骤：

【技术实现步骤摘要】
【国外来华专利技术】制造用于射频应用的绝缘体上半导体衬底的方法


[0001]本专利技术涉及一种制造用于射频应用的绝缘体上半导体衬底的方法。

技术介绍

[0002]在半导体衬底中或在半导体衬底上形成的射频电子部件对由所述衬底的特性引起的衰减现象特别敏感。
[0003]为此，通常使用具有高电阻率(即大于500Ω.cm)的半导体衬底，特别是体硅衬底。
[0004]此外，FDSOI(术语“全耗尽绝缘体上半导体”的缩写)绝缘体上半导体衬底似乎是半导体衬底的有益替代物。FDSOI衬底依次包括载体衬底、电绝缘层和能够在其中或其上制造电子部件的半导体薄层。在FDSOI衬底中，半导体层的厚度足够薄，以允许形成在所述层中的晶体管的导电沟道的完全耗尽。这样的层通常具有几十纳米的厚度。通常由氧化物组成的电绝缘层通常也称为BOX(术语“掩埋氧化物”的缩写)。用于制造FDSOI衬底的方法(process)旨在实现关于半导体层和电绝缘层的厚度的高精度以及在同一制造批次内的衬底内和从一个衬底到另一个衬底的这些厚度的高度均匀性。
[0005]因此，对于射频应用，形成具有由具有高电阻率的半导体材料组成的载体衬底的FDSOI衬底可能是有益的。
[0006]在图1A至图1C中示意性地示出了用于制造FDSOI衬底的方法。此方法实施从供体衬底到载体衬底的层转移，也称为工艺名称Smart Cut
TM
。
[0007]参考图1A，提供了覆盖有例如由二氧化硅(SiO2)制成的电绝缘层10的例如由硅制成的供体(donor)衬底1。
[0008]如箭头示意性示出的，使用例如氢和/或氦离子通过电绝缘层10执行离子粒种注入，以便在供体衬底1中形成弱化区11。所述弱化区11限定了待转移的薄层12。
[0009]参考图1B，通过电绝缘层将如此注入的供体衬底1结合(bond)到载体衬底2，然后电绝缘层执行结合层的功能。有利地，载体衬底2可以是具有高电阻率的例如由硅制成的半导体衬底。
[0010]参考图1C，供体衬底1沿着弱化区11分离，导致薄层12被转移到载体衬底2。
[0011]然后在所转移的层上进行精加工处理，以矫正与注入有关的缺陷并使所述层的自由表面平滑。
[0012]因此获得绝缘体上半导体衬底。
[0013]在FDSOI衬底的情况下，所转移的半导体层的目标厚度在4nm至100nm之间，在每个衬底内以及在使用该方法制造的各个衬底之间相对于目标值具有的最大偏差。所转移的层的这种均匀性和非常低的粗糙度可以使用称为“批量退火”的精加工工艺来实现，该工艺是一种漫长的高温平滑工艺，其有利地在炉中进行以便同时处理多个衬底。这种“批量退火”通常在1150℃至1200℃之间的温度下实施，持续时间为几分钟，通常大于15分钟。这种平滑允许所转移的半导体层达到与晶体管的后续制造兼容的表面粗糙度水平。
[0014]然而，该工艺对于射频应用是有害的，特别是对于极高频应用，即在30GHz至
300GHz之间的频带中。该频带也称为“mmWave”。
[0015]具体地，载体衬底具有高电阻率并且因此是弱掺杂的。因此，载体衬底的掺杂(例如硼掺杂)量通常比供体衬底少得多，换句话说，掺杂量比所转移的薄层少。
[0016]然而，由于所转移的薄层与载体衬底之间的掺杂水平的这种差异，在FDSOI衬底的精加工处理的高热预算的影响下，并且在较小程度上，在结合和/或分离的热预算的影响下，硼原子通过电绝缘层扩散到载体衬底中，导致从电绝缘层延伸的表面部分的电阻率降低。
[0017]现在，即使该表面部分仅延伸到载体衬底中几个微米深，这一区域的电阻率的下降也导致mmWave波的显著电损耗。

技术实现思路

[0018]本专利技术的一个目的是限定一种制造适用于射频应用的FDSOI绝缘体上半导体衬底的方法，使得即使靠近电绝缘层也可以保持载体衬底的高电阻率。
[0019]为此，本专利技术提出了一种制造用于射频应用的绝缘体上半导体衬底的方法，所述方法包括以下步骤：
[0020]‑
通过在p掺杂的半导体晶种衬底(seed substrate)上外延生长未掺杂的半导体层来形成供体衬底；
[0021]‑
在未掺杂的外延半导体层上形成电绝缘层；
[0022]‑
通过所述电绝缘层注入离子粒种，以在所述未掺杂的外延半导体层中形成限定了待转移的半导体薄层的弱化区；
[0023]‑
提供电阻率大于或等于500Ω.cm的半导体载体衬底；
[0024]‑
经由所述电绝缘层将所述供体衬底结合到所述载体衬底；
[0025]‑
沿着所述弱化区分离所述供体衬底，以将所述半导体薄层从所述供体衬底转移到所述载体衬底。
[0026]通过该方法，晶种衬底的掺杂剂通过外延层和电绝缘层(其不包含任何这样的掺杂剂)保持足够远离结合界面，使得它们不能扩散到载体衬底中。因此，载体衬底的电阻率不受影响，即使在其靠近结合界面的部分中。
[0027]在一些实施方式中，所述未掺杂的外延半导体层的厚度在10nm至1000nm之间。
[0028]在一些实施方式中，晶种衬底是硼掺杂的。
[0029]在一些实施方式中，形成电绝缘层的步骤包括对所述未掺杂的外延半导体层的材料进行热氧化。
[0030]在一些实施方式中，形成供体衬底的步骤包括在所述晶种衬底与所述未掺杂的外延半导体层之间形成由与所述外延半导体层的材料不同的材料制成的中间层，选择所述中间层的材料以允许相对于所述中间层选择性地蚀刻所述未掺杂的外延层。
[0031]在一些实施方式中，所述未掺杂的外延层的材料是硅，并且所述中间层的材料是锗含量小于或等于30％的硅锗。
[0032]在一些实施方式中，所述方法包括以下步骤：在分离之后，相对于中间层选择性地蚀刻所述未掺杂的外延半导体层的剩余部分，并且然后相对于所述晶种衬底选择性地蚀刻所述中间层，并且通过在所述晶种衬底上依次形成新的中间层和新的未掺杂的外延层来形
成新的供体衬底。
[0033]在一些实施方式中，所述电绝缘层的厚度在10nm至150nm之间。
[0034]在一些实施方式中，所转移的半导体层的厚度在4nm至300nm之间。
附图说明
[0035]参考附图，根据以下详细描述，其他特征和优点将变得显而易见，其中：
[0036]‑
图1A是通过布置在供体衬底上的电绝缘层注入原子粒种的示意性截面图；
[0037]‑
图1B是已经经受图1A中的注入的供体衬底与载体衬底的结合的示意性截面图；
[0038]‑
图1C是将薄层从供体衬底转移到图1B的载体衬底的示意性截面图；
[0039]‑
图2是通过在掺杂的晶种衬底上生长未掺杂的外延层来形成供体衬底的示意性截面图；
[0040]‑
图3是在图2的外延层上形成电绝缘层的示意性截面图；
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【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种制造用于射频应用的绝缘体上半导体衬底的方法，所述方法包括以下步骤：
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通过在p掺杂的半导体晶种衬底(100)上外延生长未掺杂的半导体层(101)来形成供体衬底(1)；
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在未掺杂的外延半导体层(101)上形成电绝缘层(10)；
‑
通过所述电绝缘层(10)注入离子粒种，以在所述未掺杂的外延半导体层(101)中形成限定了待转移的半导体薄层(12)的弱化区(11)；
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提供电阻率大于或等于500Ω.cm的半导体载体衬底(2)；
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经由所述电绝缘层(10)将所述供体衬底(1)结合到所述载体衬底(2)；
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沿着所述弱化区(11)分离所述供体衬底(1)，以将所述半导体薄层(12)从所述供体衬底(1)转移到所述载体衬底(2)。2.根据权利要求1所述的方法，其中，所述未掺杂的外延半导体层(101)的厚度在10nm至1000nm之间。3.根据权利要求1至3中的一项所述的方法，其中，所述晶种衬底(100)是硼掺杂的。4.根据权利要求1至3中的一项所述的方法，其中，形成电绝缘层(10)的步骤包括对所述未掺杂的外延半导体层(101)的材料...

【专利技术属性】
技术研发人员：I，
申请(专利权)人：索泰克公司，
类型：发明
国别省市：