半导体结构制造技术

一种半导体结构，包括：衬底，所述衬底包括垂直堆叠的第一区和位于第一区上的第二区，所述第二区包括漂移区和体区，所述漂移区和体区沿平行于衬底表面的方向排列，所述漂移区内具有第一离子；位于衬底上的栅极结构，所述栅极结构横跨所述漂移区和体区；位于衬底内的结隔离结构，所述结隔离结构内具有第二离子，所述第二离子的导电类型与第一离子的导电类型相反，所述结隔离结构位于部分所述漂移区内和部分所述第一区内。所述半导体结构的性能得到提升。升。升。

【技术实现步骤摘要】
半导体结构


[0001]本专利技术涉及半导体领域，尤其涉及一种半导体结构。

技术介绍

[0002]横向扩散金属氧化物半导体(laterally
‑
diffused metal
‑
oxide semiconductor，简称LDMOS)器件既具有分立器件高电压和大电流特点，又汲取了低压集成电路高密度智能逻辑控制的优点，能够单芯片实现原来多个芯片才能完成的功能，大大缩小了面积，降低了成本，提高了能效，符合现代电力电子器件小型化、智能化以及低能耗的发展方向。导通电阻是衡量横向扩散金属氧化物半导体器件的关键参数。
[0003]现有的横向扩散金属氧化物半导体器件的性能还有待提升。

技术实现思路

[0004]本专利技术解决的技术问题是提供一种半导体结构，以提升横向扩散金属氧化物半导体器件的性能。
[0005]为解决上述技术问题，本专利技术技术方案提供一种半导体结构，包括：衬底，所述衬底包括垂直堆叠的第一区和位于第一区上的第二区，所述第二区包括漂移区和体区，所述漂移区和体区沿平行于衬底表面的方向排列，所述漂移区内具有第一离子；位于衬底上的栅极结构，所述栅极结构横跨所述漂移区和体区；位于衬底内的结隔离结构，所述结隔离结构内具有第二离子，所述第二离子的导电类型与第一离子的导电类型相反，所述结隔离结构位于部分所述漂移区内和部分所述第一区内。
[0006]可选的，还包括：位于体区内的源区，所述源区与栅极结构相邻；位于漂移区内的漏区，所述结隔离结构位于漏区和体区之间。
[0007]可选的，所述结隔离结构距漂移区表面的间距沿源区到漏区的方向上逐渐增大。
[0008]可选的，所述结隔离结构的宽度沿源区到漏区的方向上逐渐减小。
[0009]可选的，沿源区到漏区的方向上，所述结隔离结构包括两个或两个以上宽度依次减小的结隔离区。
[0010]可选的，所述结隔离结构包括第一结隔离区、第二结隔离区和第三结隔离区，所述第一结隔离区、第二结隔离区和第三结隔离区沿源区到漏区的方向上依次排布，所述第一结隔离区距漂移区表面的间距小于所述第二结隔离区距漂移区表面的间距，所述第二结隔离区距漂移区表面的间距小于所述第三结隔离区距漂移区表面的间距。
[0011]可选的，所述第一结隔离区的宽度大于第二结隔离区的宽度，所述第二结隔离区的宽度大于第三结隔离区的宽度，所述第一结隔离区、第二结隔离区和第三结隔离区的宽度方向为与排布方向垂直的方向。
[0012]可选的，所述第一结隔离区的宽度、第二结隔离区的宽度以及第三结隔离区的宽度相等。
[0013]可选的，所述结隔离结构内第二离子的掺杂浓度大于或等于漂移区内第一离子的
掺杂浓度。
[0014]可选的，所述源区和漏区内具有第一掺杂离子，所述第一掺杂离子的导电类型与第一离子的导电类型相同。
[0015]可选的，所述体区内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一离子的导电类型相反。
[0016]可选的，所述第一离子的导电类型包括N型，所述第一离子包括磷离子或砷离子。
[0017]可选的，所述第二离子的导电类型包括P型，所述第二离子包括硼离子或铟离子。
[0018]可选的，所述漂移区包括第一漂移区和第二漂移区，所述第一漂移区位于体区和第二漂移区之间；所述漏区位于第二漂移区内。
[0019]可选的，所述第二漂移区内第一离子的浓度大于和第一漂移区内第一离子的浓度。
[0020]可选的，还包括：位于第一漂移区内的浅沟槽隔离结构，所述浅沟槽隔离结构的深度小于第一漂移区的深度，所述第一漂移区表面暴露出所述浅沟槽隔离结构，所述沟槽隔离结构与体区之间具有间距；所述漏区与浅沟槽隔离结构相邻。
[0021]可选的，所述浅沟槽隔离结构的材料包括氧化硅。
[0022]可选的，所述栅极结构包括：位于部分漂移区表面、部分浅沟槽隔离结构表面以及部分体区表面的栅介质层；位于栅介质层上的栅极层；所述半导体结构还包括：位于栅极结构侧壁的侧墙结构。
[0023]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0024]本专利技术的技术方案的半导体结构，所述结隔离结构内的第二离子与漂移区内第一离子的导电类型相反，从而在不改变漂移区长度的情况下，所述结隔离结构能够减小漂移区的比导通电阻；同时，所述结隔离结构位于部分所述漂移区内和部分所述第一区内，从而所述结隔离结构不会影响源区到漏区之间的电路导通，保证了半导体结构的性能。
[0025]进一步，所述结隔离结构距漂移区表面的间距沿源区到漏区的方向上逐渐增大。由于所述半导体结构靠近漏区的电场强度较大，电流密度较为集中，所述结隔离结构距漂移区表面的间距沿源区到漏区的方向上逐渐增大，即靠近漏区的结隔离结构距漂移区表面的间距最大，从而靠近漏区的电流路径较宽，能够减小靠近漏区的漂移区内的电流密度，避免靠近漏区的漂移区内电流密度过大时容易被击穿的情况。
[0026]进一步，所述结隔离结构的宽度沿源区到漏区的方向上逐渐减小。所述结隔离结构也能与漂移区互为耗尽区，所述结隔离结构的宽度有变化，能够尽可能设置较大区域的结隔离结构，使得结隔离结构内与漂移区反型的第二离子更多，从而使得漂移区的耗尽能力更强，器件的可靠性更好。进一步，所述结隔离结构包括两个或两个以上宽度依次减小的结隔离区。多个结隔离区的宽度沿源区到漏区的方向上依次减小，从而漂移区内电流的变化平缓，半导体器件的可靠性性能提升。
[0027]进一步，所述结隔离结构内第二离子的掺杂浓度大于或等于漂移区内第一离子的掺杂浓度。所述结隔离结构内的第二离子与第一离子互为反型离子，所述结隔离结构与漂移区也能够相互形成耗尽区，所述结隔离结构内第二离子的掺杂浓度大于或等于漂移区内第一离子的掺杂浓度，从而能够保证不同结隔离结构上面的不同纵向宽度的漂移区能够充分形成耗尽区。
附图说明
[0028]图1是本专利技术实施例中半导体结构的结构示意图。
具体实施方式
[0029]如
技术介绍
所述，现有的横向扩散金属氧化物半导体器件的性能还有待提升。
[0030]具体地，N型LDMOS器件为了实现关态所需耐压要求，一般需要漂移区长以及漂移区掺杂浓度小，以使漂移区具有较高的耐击穿电压，使得体区到漂移区的电子能够耗尽。而为了实现低的比导通电阻，需要漂移区短且漂移区掺杂浓度大。因此，LDMOS器件的耐压需求与比导通电阻的需求对漂移区的要求是相反的。需要一种LDMOS器件同时满足高耐压需求与低比导通电阻的需求。
[0031]为了解决上述问题，本专利技术技术方案提供一种半导体结构，所述结隔离结构内的第二离子与漂移区内第一离子的导电类型相反，从而在不改变漂移区长度的情况下，所述结隔离结构能够减小漂移区的比导通电阻；同时，所述结隔离结构位于部分所述漂移区内和部分所述第一区内，从而所述结隔离结构不会影响源区到漏区之间的电路导通，保证了半导体结构的性能。
[0032]为使本专利技术的上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括垂直堆叠的第一区和位于第一区上的第二区，所述第二区包括漂移区和体区，所述漂移区和体区沿平行于衬底表面的方向排列，所述漂移区内具有第一离子；位于衬底上的栅极结构，所述栅极结构横跨所述漂移区和体区；位于衬底内的结隔离结构，所述结隔离结构内具有第二离子，所述第二离子的导电类型与第一离子的导电类型相反，所述结隔离结构位于部分所述漂移区内和部分所述第一区内。2.如权利要求1所述的半导体结构，其特征在于，还包括：位于体区内的源区，所述源区与栅极结构相邻；位于漂移区内的漏区，所述结隔离结构位于漏区和体区之间。3.如权利要求2所述的半导体结构，其特征在于，所述结隔离结构距漂移区表面的间距沿源区到漏区的方向上逐渐增大。4.如权利要求3所述的半导体结构，其特征在于，所述结隔离结构的宽度沿源区到漏区的方向上逐渐减小。5.如权利要求4所述的半导体结构，其特征在于，沿源区到漏区的方向上，所述结隔离结构包括两个或两个以上宽度依次减小的结隔离区。6.如权利要求5所述的半导体结构，其特征在于，所述结隔离结构包括第一结隔离区、第二结隔离区和第三结隔离区，所述第一结隔离区、第二结隔离区和第三结隔离区沿源区到漏区的方向上依次排布，所述第一结隔离区距漂移区表面的间距小于所述第二结隔离区距漂移区表面的间距，所述第二结隔离区距漂移区表面的间距小于所述第三结隔离区距漂移区表面的间距。7.如权利要求6所述的半导体结构，其特征在于，所述第一结隔离区的宽度大于第二结隔离区的宽度，所述第二结隔离区的宽度大于第三结隔离区的宽度，所述第一结隔离区、第二结隔离区和第三结隔离区的宽度方向为与排布方向垂直的方向。8.如权利要求6所述的半导体结构，其特征在于，所述第一结隔离...

【专利技术属性】
技术研发人员：刘冬华，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：