三维芯片以及三维芯片的控制方法技术

本申请提供一种三维芯片以及三维芯片的控制方法，三维芯片包括：逻辑芯片、非易失性存储芯片、易失性存储芯片；逻辑芯片包括第一连接面和第二连接面；非易失性存储芯片包括第三连接面；易失性存储芯片包括第四连接面；逻辑芯片设置于非易失性存储芯片和易失性存储芯片之间，第三连接面和第一连接面连接，第四连接面与第二连接面连接；逻辑芯片包括：地址映射单元，用于将从易失性存储芯片中读出的第一数据映射到非易失性存储芯片的存储地址，得到第一存储地址，以使得第一数据基于第一存储地址存储到非易失性存储芯片。本申请的三维芯片，具有明显的面积优势，且提高了数据传输速率，进而能够提升三维芯片的接口吞吐率。进而能够提升三维芯片的接口吞吐率。进而能够提升三维芯片的接口吞吐率。

【技术实现步骤摘要】
三维芯片以及三维芯片的控制方法


[0001]本申请涉及存储器
，特别是涉及一种三维芯片以及三维芯片的控制方法。

技术介绍

[0002]现有技术中，如图1所示，为了提高UFS(Universal Flash Storage，通用闪光存储器)接口的带宽，将多路UFS器件和DRAM(dynamic random access memory，动态随机存取存储器)通过外挂的形式扩展在控制核外，进而实现大带宽UFS。这种方案通过多个分立器件实现UFS带宽的提升，其不同器件之间的访问效率和控制核主频较低的问题都能影响带宽的提升效率，并且该方案面积开销很大。

技术实现思路

[0003]本申请提供一种三维芯片、三维芯片的控制方法，其具有明显的面积优势，且提高了数据传输速率，进而能够提升三维芯片的接口吞吐率。
[0004]为解决上述技术问题，本申请提供的第一个技术方案为：提供一种三维芯片，包括：逻辑芯片，所述逻辑芯片包括第一连接面和第二连接面；非易失性存储芯片，所述非易失性存储芯片包括第三连接面；易失性存储芯片，所述易失性存储芯片包括第四连接面；所述逻辑芯片、所述非易失性存储芯片、所述易失性存储芯片三维集成，且所述逻辑芯片设置于所述非易失性存储芯片和所述易失性存储芯片之间，所述第三连接面和所述第一连接面连接，所述第四连接面与所述第二连接面连接；所述逻辑芯片包括：地址映射单元，所述地址映射单元用于将从所述易失性存储芯片中读出的第一数据映射到所述非易失性存储芯片的存储地址，得到第一存储地址，以使得所述第一数据基于所述第一存储地址存储到所述非易失性存储芯片。
[0005]在一实施例中，所述三维芯片还包括基板，所述基板设置在所述易失性存储芯片远离所述逻辑芯片的一侧，且与所述逻辑芯片连接；所述逻辑芯片包括至少一个UFS接口，所述UFS接口通过贯穿所述易失性存储芯片的硅通孔连接所述基板；所述地址映射单元还用于将所述UFS接口接收的写入数据映射到所述易失性存储芯片的存储地址，得到第二存储地址，以使得所述写入数据基于所述第二存储地址写入所述易失性存储芯片。
[0006]在一实施例中，所述逻辑芯片还包括：第一存储控制器，连接所述地址映射单元，用于根据所述第二存储地址将所述写入数据写入所述易失性存储芯片；以及所述第一存储控制器还用于将所述易失性存储芯片中至少部分数据读出，得到所述第一数据，并将所述第一数据传输给所述地址映射单元，以使得所述地址映射单元将所述第一数据映射到所述非易失性存储芯片的存储地址，得到所述第一存储地址。
[0007]在一实施例中，所述逻辑芯片还包括：数据纠错单元，所述数据纠错单元用于计算所述第一数据的冗余码，将所述冗余码与所述第一数据写入所述非易失性存储芯片；以及所述数据纠错单元用于从所述非易失性存储芯片读出第二数据，利用所述第二数据对应的
冗余码对所述第二数据进行纠错。
[0008]在一实施例中，所述逻辑芯片还包括：缓冲单元，所述缓冲单元连接所述数据纠错单元，用于缓存所述第一数据或所述第二数据。
[0009]在一实施例中，所述逻辑芯片还包括：DMA单元，所述DMA单元连接所述UFS接口，用于将所述写入数据传输至所述地址映射单元。
[0010]在一实施例中，所述逻辑芯片还包括：第一存储接口，所述第一存储接口通过所述第三连接面和所述第一连接面连接所述非易失性存储芯片；第二存储接口，所述第二存储接口通过所述第四连接面和所述第二连接面连接所述易失性存储芯片。
[0011]为解决上述技术问题，本申请提供的第二个技术方案为：提供一种三维芯片的控制方法，包括：从易失性存储芯片中读出第一数据；
[0012]将所述第一数据映射到非易失性存储芯片的存储地址，得到第一存储地址；基于所述第一存储地址将所述第一数据存储至所述非易失性存储芯片；其中，所述逻辑芯片包括第一连接面和第二连接面，所述非易失性存储芯片包括第三连接面，所述易失性存储芯片包括第四连接面；所述逻辑芯片、所述非易失性存储芯片、所述易失性存储芯片三维集成，且所述逻辑芯片设置于所述非易失性存储芯片和所述易失性存储芯片之间，所述第三连接面和所述第一连接面连接，所述第四连接面与所述第二连接面连接。
[0013]在一实施例中，所述从易失性存储芯片中读出第一数据的步骤，包括：在所述易失性存储芯片的可用存储空间小于阈值时，从所述易失性存储芯片中读出所述第一数据；所述基于所述第一存储地址将所述第一数据存储至所述非易失性存储芯片的步骤，包括：计算所述第一数据的冗余码，基于所述第一存储地址将所述第一数据和所述第一数据的冗余码存储至所述非易失性存储芯片。
[0014]在一实施例中，所述方法还包括：根据数据读取指令从所述非易失性存储芯片中读出第二数据以及所述第二数据的冗余码；利用所述第二数据的冗余码对所述第二数据进行纠错；将纠错后的第二数据传输给外部设备。
[0015]在一实施例中，所述方法还包括：接收写入数据；将所述写入数据映射到所述易失性存储芯片的存储地址，得到第二存储地址；基于所述第二存储地址将所述写入数据写入所述易失性存储芯片。
[0016]在一实施例中，所述方法还包括：根据数据读取指令从所述易失性存储芯片中读出第三数据；将所述第三数据传输给外部设备。
[0017]本申请的有益效果，区别于现有技术的情况，本申请提供的三维芯片以及三维芯片的控制方法，三维芯片包括：逻辑芯片、非易失性存储芯片、易失性存储芯片；逻辑芯片包括第一连接面和第二连接面；非易失性存储芯片包括第三连接面；易失性存储芯片包括第四连接面；逻辑芯片设置于非易失性存储芯片和易失性存储芯片之间，第三连接面和第一连接面连接，第四连接面与第二连接面连接；逻辑芯片包括：地址映射单元，用于将从易失性存储芯片中读出的第一数据映射到非易失性存储芯片的存储地址，得到第一存储地址，以使得第一数据基于第一存储地址存储到非易失性存储芯片。本申请提供的三维芯片，逻辑芯片、非易失性存储芯片以及易失性存储芯片三维集成，从而大大减小三维芯片的面积开销，且提高了数据传输速率，进而能够提高三维芯片的接口吞吐率。
附图说明
[0018]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
[0019]图1为现有技术的存储架构示意图；
[0020]图2为本申请三维芯片的一实施例的结构示意图；
[0021]图3为本申请图2中逻辑芯片的结构示意图；
[0022]图4为本申请三维芯片的控制方法的一实施例的流程示意图。
具体实施方式
[0023]本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维芯片，其特征在于，包括：逻辑芯片，所述逻辑芯片包括第一连接面和第二连接面；非易失性存储芯片，所述非易失性存储芯片包括第三连接面；易失性存储芯片，所述易失性存储芯片包括第四连接面；所述逻辑芯片、所述非易失性存储芯片、所述易失性存储芯片三维集成，且所述逻辑芯片设置于所述非易失性存储芯片和所述易失性存储芯片之间，所述第三连接面和所述第一连接面连接，所述第四连接面与所述第二连接面连接；所述逻辑芯片包括：地址映射单元，所述地址映射单元用于将从所述易失性存储芯片中读出的第一数据映射到所述非易失性存储芯片的存储地址，得到第一存储地址，以使得所述第一数据基于所述第一存储地址存储到所述非易失性存储芯片。2.根据权利要求1所述的三维芯片，其特征在于，所述三维芯片还包括：基板，所述基板设置在所述易失性存储芯片远离所述逻辑芯片的一侧，且与所述逻辑芯片连接；所述逻辑芯片包括：至少一个UFS接口，所述UFS接口通过贯穿所述易失性存储芯片的硅通孔连接所述基板；所述地址映射单元还用于将所述UFS接口接收的写入数据映射到所述易失性存储芯片的存储地址，得到第二存储地址，以使得所述写入数据基于所述第二存储地址写入所述易失性存储芯片。3.根据权利要求2所述的三维芯片，其特征在于，所述逻辑芯片还包括：第一存储控制器，连接所述地址映射单元，用于根据所述第二存储地址将所述写入数据写入所述易失性存储芯片；以及所述第一存储控制器还用于将所述易失性存储芯片中至少部分数据读出，得到所述第一数据，并将所述第一数据传输给所述地址映射单元，以使得所述地址映射单元将所述第一数据映射到所述非易失性存储芯片的存储地址，得到所述第一存储地址。4.根据权利要求2所述的三维芯片，其特征在于，所述逻辑芯片还包括：数据纠错单元，所述数据纠错单元用于计算所述第一数据的冗余码，将所述冗余码与所述第一数据写入所述非易失性存储芯片；以及所述数据纠错单元用于从所述非易失性存储芯片读出第二数据，利用所述第二数据对应的冗余码对所述第二数据进行纠错。5.根据权利要求4所述的三维芯片，其特征在于，所述逻辑芯片还包括：缓冲单元，所述缓冲单元连接所述数据纠错单元，用于缓存所述第一数据或所述第二数据。6.根据权利要求4所述的三维芯...

【专利技术属性】
技术研发人员：周小锋，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：