防止电源压降叠加的计数器模块、芯片、方法、控制系统技术方案

本发明专利技术公开了一种防止电源压降叠加的计数器模块、芯片、方法、控制系统，通过对每一个计数器赋不同的初期值，再对同一个时钟信号进行计数，实现在采样期间时，各计数器在任意时刻对应的计数值均不相同，从而使计数器多bit位同时从高电平转换成低电平或者从低电平转换成低电平时，单个计数器的瞬时电源电压降的峰值不会同时出现在多个计数器上，起到计数器模块的瞬时电源电压降减弱，以此改善计数器模块的瞬时电源电压降过大的问题，进而改善计数器的计数偏差，DNL(微分非线性)，INL(积分非线性)，最低工作电压，最高工作频率等特性。最高工作频率等特性。最高工作频率等特性。

【技术实现步骤摘要】
防止电源压降叠加的计数器模块、芯片、方法、控制系统


[0001]本专利技术涉及图像传感器计数领域，具体而言，涉及一种防止电源压降叠加的计数器模块、芯片、方法、控制系统。

技术介绍

[0002]随着市场对图像传感器的分辨率、拍摄帧率等要求越来越高，图像传感器对应的像素处理则是数据越来越多且速度越来越快。因此，图像传感器中，对于由斜坡信号产生模块、比较器模块和计数器模块组合而成的单斜坡ADC模块而言，用于量化斜坡和计数用的时钟信号频率越来越高，且处理像素点用的计数器也越来越多。计数器个数增加会导致计数器模块的瞬间IRDrop(电源电压降)增大。
[0003]导致计数器模块的瞬间IRDrop过大的原因：在图像传感器中，像素点将光信号转换成电信号，斜坡信号与转换后的电信号通过比较器得到比较器的翻转点，翻转点对应的时间即像素阵列对应的计数器计数停止的时间点，计数器最终得到像素阵列所对应的计数值，进而将电信号进行数字量化，完成ADC转换。对于计数器模块而言，多个计数器对同一时钟信号进行同步计数时，每个计数器的计数值相同；而单个计数器中的多个bit位同时由高电平转换成低电平或者由低电平转换成高电平时，计数器的瞬间电压压降变化较大；由于多个计数器的计数值相同，因此电平转换引起的瞬间电压压降变化量会呈现叠加效果，且会随着计数器的个数增加而增加，最终使得计数器模块的瞬间IRDrop过大。
[0004]过大的IRDrop会引起计数器内部时钟驱动不足，导致计数器内部时钟丢失，进而出现计数器的计数产生偏差，以及DNL(微分非线性)、INL(积分非线性)、最低工作电压、最高工作频率等特性恶化。
[0005]有鉴于此，特提出本申请。

技术实现思路

[0006]本专利技术所解决的技术问题是：电平转换时多个计数器的瞬间电压压降变化量的叠加，容易导致计数器模块的瞬间IRDrop过大，进而导致计数器出现计数偏差，计数器的DNL(微分非线性)、INL(积分非线性)、最低工作电压和最高工作频率等特性的恶化。本专利技术的目的在于提供一种防止电源压降叠加的计数器模块、芯片、方法、控制系统，实现计数器模块的瞬时电源电压降减弱，从而改善计数器模块的瞬时电源电压降过大的问题，进而改善计数器的计数偏差，DNL(微分非线性)，INL(积分非线性)，最低工作电压，最高工作频率等特性。
[0007]本专利技术通过下述技术方案实现：
[0008]一方面，
[0009]本专利技术提供一种防止电源压降叠加的计数器模块，包括多个计数器电路；每一个计数器电路包括多个级联的D触发器；多个级联的D触发器中包括复位置0的D触发器和复位置1的D触发器；各计数器电路中，复位置0的D触发器和复位置1的D触发器的级联顺序互不
相同。
[0010]进一步的，
[0011]所述多个级联的D触发器中，位于首端的D触发器的XC端口通过反相器与时钟信号输入端子连接，位于首端的D触发器的C端口与所述时钟信号输入端子连接；位于尾端的D触发器的Q端口与计数值输出端子连接，位于尾端的D触发器的端口与D端口互连；相邻两个D触发器之间，前一个D触发器的Q端口与后一个D触发器的C端口连接，前一个D触发器的D端口与端口互连之后接入后一个D触发器的XC端口。
[0012]进一步的，
[0013]所述复位置0的D触发器包括：反相器T1、反相器T2、反相器T3、反相器T4、反相器T5和与非门T6；所述反相器T1的输入端连接D端口，所述反相器T1的XCK端连接XCK端口，所述反相器T1的CK端连接CK端口，所述反相器T1的输出端连接所述反相器T2的输入端；所述反相器T2的输出端连接所述反相器T3的输入端；所述反相器T3的XCK端连接CK端口，所述反相器T3的CK端连接XCK端口，所述反相器T3的输出端连接所述反相器T4的输入端；所述反相器T4的输出端连接Q端口；所述反相器T5的输入端连接在所述反相器T4的输出端与Q端口之间，所述反相器T5的CK端连接在所述反相器T3与CK端口之间，所述反相器T5的XCK端连接XCK端口，所述反相器T5的输出端连接端口；所述与非门T6的第一输入端连接在所述反相器T2的输出端与所述反相器T3的输入端之间，所述与非门T6的第二输入端连接XRST端口，所述与非门T6的CK端连接XCK端口，所述与非门T6的XCK端连接CK端口，所述与非门T6的输出端连接在所述反相器T1的输出端与所述反相器T2的输入端之间。
[0014]进一步的，
[0015]所述复位置1的D触发器包括：反相器T7、反相器T8、反相器T9、反相器T10、反相器T11和或非门T12；所述反相器T7的输入端连接D端口，所述反相器T7的XCK端连接XCK端口，所述反相器T7的CK端连接CK端口，所述反相器T7的输出端连接所述反相器T8的输入端；所述反相器T8的输出端连接所述反相器T9的输入端；所述反相器T9的XCK端连接CK端口，所述反相器T9的CK端连接XCK端口，所述反相器T9的输出端连接所述反相器T10的输入端；所述反相器T10的输出端连接Q端口；所述反相器T11的输入端连接在所述反相器T10的输出端与Q端口之间，所述反相器T11的CK端连接在所述反相器T9与CK端口之间，所述反相器T11的XCK端连接XCK端口，所述反相器T11的输出端连接端口；所述或非门T12的第一输入端连接在所述反相器T8的输出端与所述反相器T9的输入端之间，所述或非门T12的第二输入端连接RST端口，所述或非门T12的CK端连接XCK端口，所述或非门T12的XCK端连接CK端口，所述或非门T12的输出端连接在所述反相器T7的输出端与所述反相器T8的输入端之间。
[0016]另一方面，
[0017]本专利技术提供一种防止电源压降叠加的芯片，所述芯片中集成有上述计数器模块的电路。
[0018]再一方面，
[0019]本专利技术提供一种防止电源压降叠加的方法，包括以下步骤：
[0020]布置如权利要求1
‑
4中任一所述的多个计数器电路；
[0021]在相关双采样的Rs阶段之前和Ss阶段之前，分别利用所述多个计数器电路为对应
的计数器进行一次复位，通过复位对相应的计数器赋初值；
[0022]利用赋初值完成后的各计数器同时对ADC计数时钟进行同步计数，并输出计数值。
[0023]进一步的，
[0024]所述Rs阶段之前进行复位后得到的多个计数器的初始值与所述Ss阶段之前进行复位后得到的多个计数器的初始值对应相同。
[0025]进一步的，
[0026]复位后各计数器的初始值互不相同。
[0027]再一方面，
[0028]本专利技术提供一种防止电源压降叠加的控制系统，所述控制系统与上述计数器模块连接；所述控制系统包括：
[0029]复位控制模块，用于在相关双采样的Rs阶段之前和Ss阶段之前，分别控制所述计数器模块的多个计数器电路为对应的计数器进行一次复位，通过复位对相应的计数器赋初值；...

【技术保护点】

【技术特征摘要】
1.一种防止电源压降叠加的计数器模块，其特征在于，包括多个计数器电路；每一个计数器电路包括多个级联的D触发器；多个级联的D触发器中包括复位置0的D触发器和复位置1的D触发器；各计数器电路中，复位置0的D触发器和复位置1的D触发器的级联顺序互不相同。2.根据权利要求1所述的一种防止电源压降叠加的计数器模块，其特征在于，所述多个级联的D触发器中，位于首端的D触发器的XC端口通过反相器与时钟信号输入端子连接，位于首端的D触发器的C端口与所述时钟信号输入端子连接；位于尾端的D触发器的Q端口与计数值输出端子连接，位于尾端的D触发器的端口与D端口互连；相邻两个D触发器之间，前一个D触发器的Q端口与后一个D触发器的C端口连接，前一个D触发器的D端口与端口互连之后接入后一个D触发器的XC端口。3.根据权利要求1所述的一种防止电源压降叠加的计数器模块，其特征在于，所述复位置0的D触发器包括：反相器T1、反相器T2、反相器T3、反相器T4、反相器T5和与非门T6；所述反相器T1的输入端连接D端口，所述反相器T1的XCK端连接XCK端口，所述反相器T1的CK端连接CK端口，所述反相器T1的输出端连接所述反相器T2的输入端；所述反相器T2的输出端连接所述反相器T3的输入端；所述反相器T3的XCK端连接CK端口，所述反相器T3的CK端连接XCK端口，所述反相器T3的输出端连接所述反相器T4的输入端；所述反相器T4的输出端连接Q端口；所述反相器T5的输入端连接在所述反相器T4的输出端与Q端口之间，所述反相器T5的CK端连接在所述反相器T3与CK端口之间，所述反相器T5的XCK端连接XCK端口，所述反相器T5的输出端连接端口；所述与非门T6的第一输入端连接在所述反相器T2的输出端与所述反相器T3的输入端之间，所述与非门T6的第二输入端连接XRST端口，所述与非门T6的CK端连接XCK端口，所述与非门T6的XCK端连接CK端口，所述与非门T6的输出端连接在所述反相器T1的输出端与所述反相器T2的输入端之间。4.根据权利要求1所述的一种防止电源压降叠加的计数器模块，其特征在于，所述复位置1的D触发器包括：反相器T7、反相器T8、反相器T9、反相器T10、反相器T11和或非门T12；所述反相器T7的输入端连接D端口，所述反相器T7的XCK端连接XCK端口，所述反相器T7的CK端连接CK端口，所述反相器T7的输出端连接所述反相器T8的输入端；所述反相器T8的输...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：创视微电子成都有限公司，
类型：发明
国别省市：