一种半导体器件及其制造方法技术

本公开实施例提供了一种半导体器件，包括：第一半导体结构，所述第一半导体结构包括第一衬底和设于所述第一衬底上的第一外围电路；所述第一外围电路包括多个垂直晶体管，每个所述垂直晶体管包括：位于所述第一衬底内的垂直栅极结构，所述垂直栅极结构的至少一侧形成有沟道区；以及源极和漏极，所述源极和漏极分别位于所述沟道区沿所述第一衬底厚度方向的相对的两侧。的相对的两侧。的相对的两侧。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本公开涉及半导体
，涉及但不限于一种半导体器件及其制造方法。

技术介绍

[0002]半导体器件包括存储阵列以及用于控制往返于存储阵列的信号的外围电路，其中，存储阵列形成于阵列晶圆(Array Wafer)中，而外围电路形成于互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶圆中。在半导体器件的制备工艺中，通常是将上述两个不同的晶圆键合在一起得到半导体器件。随着半导体工艺的发展，在实现相同存储容量的情况下，用于形成存储阵列的半导体器件的尺寸随之减小，集成度也越来越高。然而为实现操作更多的存储单元，需要更多的外围电路。外围电路面积的不断增加成为了半导体器件整体尺寸减小的瓶颈。

技术实现思路

[0003]根据本公开实施例的第一方面，提供一种半导体器件，其特征在于，包括：
[0004]第一半导体结构，所述第一半导体结构包括第一衬底和设于所述第一衬底上的第一外围电路；所述第一外围电路包括多个垂直晶体管，每个所述垂直晶体管包括：
[0005]位于所述第一衬底内的垂直栅极结构，所述垂直栅极结构的至少一侧形成有沟道区；以及源极和漏极，所述源极和漏极分别位于所述沟道区沿所述第一衬底厚度方向的相对的两侧。
[0006]上述方案中，所述第一半导体结构还包括：
[0007]存储阵列，所述第一外围电路位于所述存储阵列外围。
[0008]上述方案中，所述第一半导体结构还包括：/>[0009]存储阵列，所述第一外围电路位于所述存储阵列和所述第一衬底之间。
[0010]上述方案中，所述半导体器件还包括：
[0011]第二半导体结构，所述第二半导体结构与所述第一半导体结构键合连接，所述第二半导体结构包括第二衬底和设于所述第二衬底上的第二外围电路。
[0012]上述方案中，所述第二衬底包括相对的第一面和第二面，所述第二外围电路位于所述第二衬底的第一面上；
[0013]所述第二半导体结构还包括：
[0014]位于所述第二衬底的第二面上的接触焊盘，所述接触焊盘通过贯穿所述第二衬底的导电接触与所述第二外围电路电连接。
[0015]上述方案中，所述第一外围电路被配置为接收第一电压信号，所述第二外围电路被配置为接收第二电压信号，所述第一电压信号的电压高于所述第二电压信号的电压。
[0016]根据本公开实施例的第二方面，提供一种半导体器件的制造方法，包括：
[0017]形成第一半导体结构，所述第一半导体结构包括第一衬底和设于所述第一衬底上的第一外围电路；所述第一外围电路包括多个垂直晶体管，每个所述垂直晶体管包括：
[0018]位于所述第一衬底内的垂直栅极结构，所述垂直栅极结构的至少一侧形成有沟道区；以及源极和漏极，所述源极和漏极分别位于所述沟道区沿所述第一衬底厚度方向的相对的两侧。
[0019]上述方案中，所述形成第一半导体结构，包括：
[0020]在所述第一衬底上形成所述第一外围电路和存储阵列；所述第一外围电路位于所述存储阵列外围。
[0021]上述方案中，所述形成第一半导体结构，包括：在所述第一衬底上依次形成所述第一外围电路和存储阵列；所述第一外围电路位于所述存储阵列和所述第一衬底之间。
[0022]上述方案中，所述方法还包括：
[0023]在第三衬底上形成存储阵列；
[0024]所述形成第一半导体结构，包括：
[0025]在所述第一衬底上形成所述第一外围电路；
[0026]键合所述第一外围电路和所述存储阵列；所述第一外围电路位于所述存储阵列和所述第一衬底之间；
[0027]去除所述第三衬底。
[0028]上述方案中，所述方法还包括：
[0029]在第二衬底上形成第二半导体结构，所述第二半导体结构包括第二衬底和设于所述第二衬底上的第二外围电路；
[0030]键合所述第一半导体结构和所述第二半导体结构。
[0031]上述方案中，所述第二衬底包括相对的第一面和第二面，所述第二外围电路位于所述第二衬底的第一面上；
[0032]所述方法还包括：
[0033]从所述第二衬底的第二面进行刻蚀以形成贯穿所述第二衬底的通孔，在所述通孔中填充导电材料，以形成导电接触；
[0034]在所述第二衬底的第二面上形成接触焊盘，所述接触焊盘通过所述导电接触与所述第二外围电路电连接。
[0035]根据本公开实施例的第三方面，提供一种存储器，所述存储器包括如上所述的半导体器件。
[0036]根据本公开实施例的第四方面，提供一种存储器系统，所述存储系统包括：
[0037]至少一个如上所述的存储器；以及
[0038]耦合到所述存储器并且被配置为控制所述存储器的控制器。
[0039]本公开实施例提供了一种半导体器件，该半导体器件包括：第一半导体结构，所述第一半导体结构包括第一衬底和设于所述第一衬底上的存储阵列和第一外围电路；所述第一外围电路包括多个垂直晶体管，每个所述垂直晶体管包括：位于所述第一衬底内的垂直栅极结构，所述垂直栅极结构的至少一侧形成有沟道区；以及源极和漏极，所述源极和漏极分别位于所述沟道区沿所述第一衬底厚度方向的相对的两侧；第二半导体结构，所述第二半导体结构与所述第一半导体结构键合连接，所述第二半导体结构包括第二衬底和设于所述第二衬底上的第二外围电路。本公开实施例通过将第一外围电路和第二外围电路分别设置在第一半导体结构和第二半导体结构中，并使第一半导体结构和第二半导体结构键合连
接，可使存储阵列的外围电路(即第一外围电路和第二外围电路) 分布在不同层级中，从而减少了外围电路的平面尺寸。进一步地，采用垂直晶体管形成第一外围电路，大大减少了第一外围电路在第一衬底上的平面尺寸，有利于缩小半导体器件的尺寸，增加半导体器件的密度。
附图说明
[0040]图1为根据一示例性实施例示出的一种半导体器件的剖面示意图；
[0041]图2A为根据一示例性实施例示出的另一种半导体器件的剖面示意图；
[0042]图2B为图2A中所示的第一外围电路的局部放大图；
[0043]图3为本公开实施例提供的一种半导体器件的剖面示意图
[0044]图4A为本公开实施例提供的另一种半导体器件的剖面示意图；
[0045]图4B为图4A中所示的第一外围电路的局部放大图；
[0046]图5为本公开实施例提供的又一种半导体器件的剖面示意图；
[0047]图6为本公开实施例提供的又一种半导体器件的剖面示意图；
[0048]图7为本公开实施例提供的一种具有存储系统的系统的示意图；
[0049]图8A为本公开实施例提供的一种存储器卡的示意图；
[0050]图8B为本公开实施例提供的一种固态驱动器的示意图。
具体实施方式
[0051]下面将结合附本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：第一半导体结构，所述第一半导体结构包括第一衬底和设于所述第一衬底上的第一外围电路；所述第一外围电路包括多个垂直晶体管，每个所述垂直晶体管包括：位于所述第一衬底内的垂直栅极结构，所述垂直栅极结构的至少一侧形成有沟道区；以及源极和漏极，所述源极和漏极分别位于所述沟道区沿所述第一衬底厚度方向的相对的两侧。2.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体结构还包括：存储阵列，所述第一外围电路位于所述存储阵列外围。3.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体结构还包括：存储阵列，所述第一外围电路位于所述存储阵列和所述第一衬底之间。4.根据权利要求2或3所述半导体器件，其特征在于，所述半导体器件还包括：第二半导体结构，所述第二半导体结构与所述第一半导体结构键合连接，所述第二半导体结构包括第二衬底和设于所述第二衬底上的第二外围电路。5.根据权利要求4所述的半导体器件，其特征在于，所述第二衬底包括相对的第一面和第二面，所述第二外围电路位于所述第二衬底的第一面上；所述第二半导体结构还包括：位于所述第二衬底的第二面上的接触焊盘，所述接触焊盘通过贯穿所述第二衬底的导电接触与所述第二外围电路电连接。6.根据权利要求5所述的半导体器件，其特征在于，所述第一外围电路被配置为接收第一电压信号，所述第二外围电路被配置为接收第二电压信号，所述第一电压信号的电压高于所述第二电压信号的电压。7.一种半导体器件的制造方法，其特征在于，包括：形成第一半导体结构，所述第一半导体结构包括第一衬底和设于所述第一衬底上的第一外围电路；所述第一外围电路包括多个垂直晶体管，每个所述垂直晶体管包括：位于所述第一衬底内的垂直栅极结构，所述垂直栅极结构的至少一侧形成有沟道区；以及源极和漏...

【专利技术属性】
技术研发人员：刘小欣，霍宗亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：