一种半导体器件包括：外围电路区域，包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并连接到行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并连接到所述页缓冲器。所述行译码器包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件。在所述高电压元件当中，至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中。至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。的杂质的第二阱区中。的杂质的第二阱区中。
【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2021年6月4日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0072834的优先权的权益，其公开内容通过引用整体合并于此。
[0003]本公开涉及半导体器件。
技术介绍
[0004]半导体器件可以包括其中设置有向其写入数据的存储单元的单元区域以及其中设置有控制单元区域的电路的外围电路区域。外围电路区域可以包括行译码器、页缓冲器、电压发生器、控制逻辑电路等。行译码器可以通过字线、接地选择线、串选择线等连接到单元区域。为了提高半导体器件的集成度，已经提出了用于增加外围电路区域以及单元区域的集成度的各种方法。
技术实现思路
[0005]示例实施例提供了通过在从外围电路区域被输入了负电压的第一区域中将高电压元件和低电压元件一起形成并且还在围绕第一阱区的第二阱区中形成低电压元件而具有提高的性能和/或集成度的半导体器件。
[0006]根据示例实施例，一种半导体器件包括：外围电路区域，所述外围电路区域包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，所述单元区域包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并连接到所述行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并连接到所述页缓冲器。所述行译码器的所述电路元件包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件。在所述高电压元件当中，至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中。至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。
[0007]根据示例实施例，一种半导体器件包括：外围电路区域，所述外围电路区域包括具有第一阱区和第二阱区的衬底、位于所述第一阱区中的NMOS元件和位于所述第二阱区中的PMOS元件，所述第一阱区掺杂有具有第一导电类型的杂质，所述第二阱区掺杂有具有与所述第一导电类型不同的第二导电类型的杂质；以及单元区域，所述单元区域包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层。所述第一阱区中的至少一个所述NMOS元件中包括的栅极绝缘层的厚度与所述第二阱区中的至少一个所述PMOS元件中包括的栅极绝缘层的厚度相同。
[0008]根据示例实施例，一种半导体器件包括：单元区域，所述单元区域包括多个存储单
元串，每个所述存储单元串包括连接在位线和公共源极线之间的沟道层、共享所述沟道层并彼此串联连接的存储单元以及连接到所述存储单元的字线；以及外围电路区域，所述外围电路区域包括连接到所述字线的行译码器和连接到所述位线的页缓冲器。在所述行译码器的NMOS元件和PMOS元件当中，在第一电源电压下操作并具有被输入负电压的主体的高电压NMOS元件和在比所述第一电源电压低的第二电源电压下操作并具有被输入负电压的主体的第一低电压NMOS元件位于单个第一阱区中。所述高电压NMOS元件连接到所述字线。
[0009]根据示例实施例，一种半导体器件包括：衬底，所述衬底包括第一阱区和第二阱区，所述第一阱区掺杂有具有第一导电类型的杂质，所述第二阱区围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质；多个NMOS元件，所述多个NMOS元件位于所述第一阱区中；以及多个PMOS元件，所述多个PMOS元件位于所述第二阱区中。所述第一阱区是袋状P阱。所述多个NMOS元件包括至少一个第一NMOS元件和至少一个第二NMOS元件，并且所述至少一个第二NMOS元件在与所述多个PMOS元件相同的电源电压下操作。
附图说明
[0010]根据以下结合附图进行的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点。
[0011]图1是根据示例实施例的半导体器件的示意性框图。
[0012]图2是根据示例实施例的半导体器件的示意图。
[0013]图3是根据示例实施例的半导体器件的存储块的示意性电路图。
[0014]图4是示出了根据示例实施例的半导体器件中的单元区域和外围电路区域的布局的示意图。
[0015]图5是示出了根据示例实施例的半导体器件的结构的示图。
[0016]图6是沿着图5的线I
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I'截取的截面图。
[0017]图7是示出了根据示例实施例的半导体器件的结构的示图。
[0018]图8是沿着图7的线II
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II'截取的截面图。
[0019]图9至图11分别是示出了根据示例实施例的半导体元件的外围电路区域的示意图。
[0020]图12是示出了根据示例实施例的行译码器的示意性框图。
[0021]图13是根据示例实施例的行译码器的示意性电路图。
[0022]图14是示出了图13中示出的行译码器的操作的定时图。
[0023]图15是示出了根据示例实施例的半导体器件的结构的示意图。
[0024]图16是示出了根据示例实施例的半导体器件的结构的示图。
[0025]图17是沿着图16的线III
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III'截取的截面图。
[0026]图18是示出了根据示例实施例的半导体器件的结构的示意图。
[0027]图19是示出了根据示例实施例的半导体器件的结构的示图。
[0028]图20至图23是示出了根据示例实施例的半导体器件的示图。
[0029]图24是根据示例实施例的包括半导体器件的存储设备的示意性框图。
具体实施方式
[0030]在下文中，将参考附图描述示例实施例。
[0031]图1是根据示例实施例的半导体器件的示意性框图。
[0032]参照图1，半导体器件10可以包括控制逻辑电路12、单元区域13、页缓冲单元14、电压发生器15和/或行译码器16。半导体器件10还可以包括接口电路11，并且还可以包括列逻辑、预译码器、温度传感器、命令译码器、地址译码器、源极驱动器等。半导体器件10可以是存储数据的存储器件，例如，即使当其电力供应被中断时也保持所存储的数据的非易失性存储器件。
[0033]控制逻辑电路12可以控制半导体器件10中的总体操作。控制逻辑电路12可以响应于来自接口电路11的命令CMD和/或地址ADDR输出各种控制信号。例如，控制逻辑电路12可以输出电压控制信号CTRL_vol、行地址X
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ADDR和列地址Y
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ADDR。
[0034]单元区域13可以包括多个存储块BLK1至BLKz(其中，z是正整数)，并且多个存储块BLK1至BLKz均可以包括多个存储单元。例如，多个存储块BLK1至BLKz可以包括存储数据的主块和存储半导体器件10的操作所需的数据的至少一个备用块。单元区域本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，所述半导体器件包括：外围电路区域，所述外围电路区域包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，所述单元区域包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并且连接到所述行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并且连接到所述页缓冲器，其中，所述行译码器的所述电路元件包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件，所述高电压元件当中的至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中，并且至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。2.根据权利要求1所述的半导体器件，其中，所述高电压元件是所述行译码器的通路元件，并且所述低电压元件是用于提供所述行译码器的块译码器、高电压开关电路和上拉电路的元件。3.根据权利要求1所述的半导体器件，其中，所述低电压元件包括第一低电压元件和第二低电压元件，至少一个所述第一低电压元件位于所述第一阱区中，并且至少一个所述第二低电压元件位于所述第二阱区中。4.根据权利要求3所述的半导体器件，其中，每个所述高电压元件包括高电压栅极以及位于所述高电压栅极和所述衬底之间的高电压栅极绝缘层，并且每个所述低电压元件包括低电压栅极以及位于所述低电压栅极和所述衬底之间的低电压栅极绝缘层，并且所述高电压栅极绝缘层的厚度大于所述低电压栅极绝缘层的厚度。5.根据权利要求4所述的半导体器件，其中，所述高电压栅极绝缘层的上表面和所述低电压栅极绝缘层的上表面位于相同的高度水平上。6.根据权利要求5所述的半导体器件，其中，所述第一阱区在所述第一高电压元件所在的区域中的厚度小于所述第一阱区在所述第一低电压元件所在的区域中的厚度。7.根据权利要求4所述的半导体器件，其中，所述高电压栅极绝缘层的上表面位于比所述低电压栅极绝缘层的上表面高的高度水平处。8.根据权利要求7所述的半导体器件，其中，所述第一阱区在所述第一高电压元件所在的区域中的厚度与所述第一阱区在所述第一低电压元件所在的区域中的厚度相同。9.根据权利要求3所述的半导体器件，其中，所述衬底包括掺杂有具有所述第一导电类型的杂质并与所述第一阱区和所述第二阱区分开的第三阱区，并且至少一些所述第一低电压元件位于所述第三阱区中。10.根据权利要求9所述的半导体器件，其中，负电压被输入到所述第一阱区，并且接地电压被输入到所述第三阱区。11.根据权利要求9所述的半导体器件，其中，所述衬底包括掺杂有具有所述第二导电类型的杂质并与所述第一阱区至所述第三阱区分开的第四阱区，并且至少一些所述第二低电压元件位于所述第四阱区中。
【专利技术属性】
技术研发人员：朴安洙，金雅廪，申昊文，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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