3DNAND存储器的分割块阵列制造技术

本申请涉及3D NAND存储器的分割块阵列。存储器设备的一个实施例可以包括3D NAND串存储器单元的下部瓦片的整块存储器阵列、3DNAND串存储器单元的上部瓦片的整块存储器阵列、耦合到下部瓦片的整块存储器阵列的串驱动器电路的第一部分、耦合到上部瓦片的整块存储器阵列的串驱动器电路的第二部分、耦合到所述串驱动器电路的第一部分的下部瓦片的第一分割块存储器阵列、以及耦合到串驱动器电路的第二部分的上部瓦片的第二分割块存储器阵列。公开和要求保护了其他实施例。要求保护了其他实施例。要求保护了其他实施例。

【技术实现步骤摘要】
3D NAND存储器的分割块阵列


[0001]本申请总地涉及存储器，并且更具体地涉及3D NAND存储器的分割块阵列。

技术介绍

[0002]典型的闪存设备可以包括存储器阵列，该存储器阵列包括大量以行和列的方式布置的非易失性存储器单元。近年来，研制出了各种形式(例如，NAND等)的垂直存储器(例如，三维(3D)存储器)。3D闪存阵列可以包括彼此堆叠以形成垂直NAND串的多个存储器单元。在浮栅闪存单元中，导电浮栅可以位于晶体管的控制栅和沟道之间。垂直NAND串的各个存储器单元可以位于被布置在从基底向外延伸的主体的周围的不同层上，其中，位于与控制栅相似或相同的平面上的导电浮栅(电荷存储区)从主体水平向外延伸。

技术实现思路

[0003]根据本申请的一方面，提供了一种存储器设备，包括：3D NAND串存储器单元的下部瓦片的整块存储器阵列；3D NAND串存储器单元的上部瓦片的整块存储器阵列；串驱动器电路的第一部分，耦合到所述下部瓦片的所述整块存储器阵列；所述串驱动器电路的第二部分，耦合到所述上部瓦片的所述整块存储器阵列；所述下部瓦片的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器设备，包括：3D NAND串存储器单元的下部瓦片的整块存储器阵列；3D NAND串存储器单元的上部瓦片的整块存储器阵列；串驱动器电路的第一部分，耦合到所述下部瓦片的所述整块存储器阵列；所述串驱动器电路的第二部分，耦合到所述上部瓦片的所述整块存储器阵列；所述下部瓦片的第一分割块存储器阵列，耦合到所述串驱动器电路的所述第一部分；以及所述上部瓦片的第二分割块存储器阵列，耦合到所述串驱动器电路的所述第二部分。2.根据权利要求1所述的存储器设备，其中，所述第一分割块存储器阵列和所述第二分割块存储器阵列一起提供整块存储器阵列。3.根据权利要求2所述的存储器设备，还包括：阶梯结构，其中，所述下部瓦片的所述整块存储器阵列和所述上部瓦片的所述整块存储器阵列相对于所述阶梯结构相反地设置，并且其中，所述第一分割块存储器阵列与所述第二分割块存储器阵列相对于所述阶梯结构相反地设置。4.根据权利要求3所述的存储器设备，还包括：用于所述下部瓦片的所述整块存储器阵列的第一位线出口，该第一位线出口与所述下部瓦片的所述整块存储器阵列被设置在所述阶梯结构的同一侧，其中，所述第一位线出口终止于所述阶梯结构；以及用于所述上部瓦片的所述整块存储器阵列的第二位线出口，该第二位线出口与所述上部瓦片的所述整块存储器阵列被设置在所述阶梯结构的同一侧，其中，所述第二位线出口终止于所述阶梯结构。5.根据权利要求2至4中任一项所述的存储器设备，其中，所述串驱动器电路被配置为：基于经解码的存储器地址，在针对所述下部瓦片和所述上部瓦片的所述存储器阵列的单个整块访问和针对所述第一分割块和所述第二分割块的两个分割块访问之间进行选择。6.根据权利要求1至4中任一项所述的存储器设备，其中，所述3DNAND串存储器单元包括浮栅NAND存储器单元。7.根据权利要求1至4中任一项所述的存储器设备，其中，所述3DNAND串存储器单元包括电荷陷阱闪存NAND存储器单元。8.一种系统，包括：处理器核；以及耦合到所述处理器核的3D NAND存储器设备，其中，所述3DNAND存储器设备包括：3D NAND串存储器单元的下部瓦片的整块存储器阵列；3D NAND串存储器单元的上部瓦片的整块存储器阵列；串驱动器电路的第一部分，耦合到所述下部瓦片的所述整块存储器阵列；所述串驱动器电路的第二部分，耦合到所述上部瓦片的所述整块存储器阵列；所述下部瓦片的第一分割块存储器阵列，耦合到所述串驱动器电路的所述第一部分；以及所述上部瓦片的第二分割块存储器阵列，耦合到所述串驱动器电路的所述第二部分。
9.根据权利要求8所述的系统，其中，所述第一分割块存储器阵列和所述第二分割块存储器阵列一起提供整块存储器阵列。10.根据权利要求9所述的系统，其中所述3D NAND存储器设备还包括：阶梯结构，其中，所述下部瓦片的所述整块存储器阵列和所述上部瓦片的所述整块存储器阵列相对于所述阶梯结构相反地设置，并且其中，所述第一分割块存储器阵列与所述第二分割块存储器阵列相对于所述阶梯结构相反地设置。11.根据权利要求10所述的系统，其中，所述3D NAND存储器设备还包括：用于所述下部瓦片的所述整块存储器阵列的第一位线出口，该第一位线出口与所述下部瓦片的所述整块存储器阵列被设置在所述阶梯结构的同一侧，其中，所述第一位线出口终止于所述阶梯结构；以及用于所述上部瓦片的所述整块存储器阵列的第二位线出口，该第二位线出口与所述上部瓦片的所述整块存储器阵列被设置在所述阶梯结构的同一侧，其中，所述第二位线出口终止于所述阶梯结构。12.根据权利要求9至11中任一项所述的系统，其中，所述串驱动器电路被配置为：基于经解码的存储器地址，在针对所述下部瓦片和所述上部瓦片的所述存储器阵列的单个整块访问和针对所述第一分割块和所述第二分割块的两个分割块访问之间进行选择。13.根据权利要求8至11中任一项所述的系统，其中，所述3DNAND串存储器单元包括浮栅NAND存储器单元。14.根据权利要求8至11中...

【专利技术属性】
技术研发人员：河昌完，迪帕克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：