半导体器件及其形成方法技术

一种半导体器件及其形成方法，其中器件包括：衬底，包括第一区和与所述第一区相邻的第二区；若干层第一沟道层，第一沟道层沿着平行于第一区的衬底的法线方向上叠层分布；第一栅极结构，位于第一区上且横跨第一沟道层且包围第一沟道层侧壁；内侧墙，位于相邻的第一沟道层之间，且位于第一栅极结构的侧壁上；第二沟道层，位于第二区的衬底上；绝缘层，位于第二区的衬底与第二沟道层之间；第二栅极结构，位于第二区的衬底上且横跨第二沟道层，覆盖所述第二沟道层的部分侧壁和顶部表面这种将GAA结构和SOI结构整合在一个衬底上，既实现对第一沟道层的最有效的控制又利用了绝缘层抑制第二区的衬底的漏电，提高了半导体器件的性能和使用范围。用范围。用范围。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体器件及其形成方法。

技术介绍

[0002]金属
‑
氧化物
‑
半导体场效应晶体管(MOSFET)是现代集成电路中最重要的元件之一，MOSFET的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
[0003]随着半导体技术的发展，传统的平面式的MOSFET对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的MOSFET相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
[0004]随着半导体技术的进一步发展，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种(gate all around，GAA)结构的MOSFET，使得用于作为沟道区的体积增加，进一步的增大了GAA结构MOSFET的工作电流。
[0005]然而，现有技术中GAA结构MOSFET的电学性能仍有待提升。

技术实现思路

>[0006]本专利技术解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的半导体器件的性能。
[0007]为解决上述问题，本专利技术提供一种半导体器件，包括：衬底，所述衬底包括第一区和与所述第一区相邻的第二区；若干层第一沟道层，所述第一沟道层沿着平行于所述第一区的衬底的法线方向上叠层分布；第一栅极结构，位于所述第一区上且横跨所述第一沟道层且包围所述第一沟道层侧壁；内侧墙，位于相邻的所述第一沟道层之间，且位于所述第一栅极结构的侧壁上；第二沟道层，位于所述第二区的衬底上；绝缘层，位于所述第二区的衬底与所述第二沟道层之间；第二栅极结构，位于所述第二区的衬底上且横跨所述第二沟道层，覆盖所述第二沟道层的部分侧壁和顶部表面。
[0008]可选的，还包括隔离层，所述隔离层位于所述衬底上且顶部表面与最底层的所述第一沟道层的底部表面齐平。
[0009]可选的，还包括第一鳍部，位于所述第一区的衬底上，且位于所述第一栅极结构的两侧。
[0010]可选的，还包括第二鳍部，位于所述第二区的衬底上，且位于所述第二栅极结构的两侧。
[0011]可选的，还包括第一源漏掺杂层和第二源漏掺杂层，所述第一源漏掺杂层位于所述第一栅极结构两侧的所述第一鳍部内，所述第二源漏掺杂层位于所述第二栅极结构两侧的所述第二鳍部内。
[0012]相应的，本专利技术还一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一区和与所述第一区相邻的第二区；在所述第一区的衬底上形成初始第一鳍部，所述初始第一鳍部包括位于第一区的衬底上若干重叠的第一牺牲层、以及位于相邻两层第一牺牲层之间及位于顶层第一牺牲层上的第一沟道层；在所述第二区的衬底上形成初始第二鳍部，所述初始第二鳍部包括位于所述第二区的衬底上的第二牺牲层以及位于第二牺牲层上的第二沟道层；在所述衬底上分别形成横跨所述初始第一鳍部的第一伪栅极结构和横跨所述初始第二鳍部的第二伪栅极结构，所述初始第一鳍部包括第一鳍部和被所述第一伪栅极结构横跨的初始第一鳍部，所述初始第二鳍部包括第二鳍部和被所述第二伪栅极结构横跨的初始第二鳍部；刻蚀所述第一伪栅极结构两侧的所述第一鳍部，至暴露出所述第一区的衬底的表面，形成第一凹槽；刻蚀所述第二伪栅极结构两侧的所述第二鳍部，至暴露出所述第二区的衬底的表面，形成第二凹槽；刻蚀去除被所述第二伪栅极结构横跨的初始第二鳍部上的第二牺牲层，形成第三凹槽；在所述第三凹槽内形成绝缘层；刻蚀去除所述第一凹槽侧壁的部分所述第一牺牲层，形成第四凹槽；在所述第四凹槽内形成内侧墙。
[0013]可选的，形成所述内侧墙之后，还包括：在所述第一凹槽内形成第一源漏掺杂层。
[0014]可选的，所述绝缘层之后，还包括在所述第二凹槽内形成第二源漏掺杂层。
[0015]可选的，所述第一源漏掺杂层之后，还包括去除所述第一伪栅极结构，形成第一栅开口；去除所述第一栅开口暴露出的所述第一牺牲层形成开口；在所述开口和所述第一栅开口内形成第一栅极结构，所述第一栅极结构包围所述第一沟道层。
[0016]可选的，形成所述第二源漏掺杂层之后，还包括：去除所述第二伪栅极结构，形成第二栅开口；在所述第二栅开口内形成第二栅极结构。
[0017]可选的，在形成所述第一伪栅极结构和所述第二伪栅极结构之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁。
[0018]与现有技术相比，本专利技术的技术方案具有以下优点：
[0019]本专利技术的半导体器件中，一方面利用第一栅极结构包围所述第一沟道层，在所述第一区上形成GAA(gate all around)结构；另外一方面利用在所述第二沟道层与所述第二区的衬底之间形成绝缘层，这样在第二区上形成SOI(Silicon on Insulator)结构，这种将GAA结构和SOI结构整合在一个衬底上，这样既实现了对第一沟道层的最有效的控制又利用了绝缘层抑制了第二源漏掺杂层对第二区的衬底的漏电，从而降低了形成的半导体器件的漏电风险，提高了半导体器件的性能和使用范围。
[0020]本专利技术的形成方法中，在第三凹槽内形成结缘层，后续形成第一栅极结构和第二栅极结构的过程中，形成的第一栅极结构包围所述第一沟道层，在所述第一区上形成GAA(gate all around)结构；在第二区的衬底上形成第二栅极结构，第二栅极结构覆盖第二沟道层的部分侧壁和顶部表面，在第二沟道层与第二区的衬底之间具有绝缘层，这样在第二区上形成SOI(Silicon on Insulator)结构，这种形成方法将GAA结构和SOI结构整合在一个衬底上，这样既实现了对第一沟道层的最有效的控制又利用了绝缘层抑制了第二源漏掺杂层对第二区的衬底的漏电，从而降低了形成的半导体器件的漏电风险，提高了半导体器
件的性能和使用范围。
附图说明
[0021]图1是一实施例中半导体器件的结构示意图；
[0022]图2至图15是本专利技术半导体器件的形成方法一实施例各步骤结构示意图。
具体实施方式
[0023]现有技术中形成的半导体器件的性能有待提高，现结合具体的实施例来进行分析说明。
[0024]图1是一实施例中半导体器件的结构示意图。
[0025]图1包括图1a和图1b。
[0026]请参考图1a，第一衬底100；第一鳍部，位于所述衬底100上，包括第一沟道层101；第一栅极结构102，位于所述第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底，所述衬底包括第一区和与所述第一区相邻的第二区；若干层第一沟道层，所述第一沟道层沿着平行于所述第一区的衬底的法线方向上叠层分布；第一栅极结构，位于所述第一区上且横跨所述第一沟道层且包围所述第一沟道层侧壁；内侧墙，位于相邻的所述第一沟道层之间，且位于所述第一栅极结构的侧壁上；第二沟道层，位于所述第二区的衬底上；绝缘层，位于所述第二区的衬底与所述第二沟道层之间；第二栅极结构，位于所述第二区的衬底上且横跨所述第二沟道层，覆盖所述第二沟道层的部分侧壁和顶部表面。2.如权利要求1所述的半导体器件，其特征在于，还包括隔离层，所述隔离层位于所述衬底上且顶部表面与最底层的所述第一沟道层的底部表面齐平。3.如权利要求1所述的半导体器件，其特征在于，还包括第一鳍部，位于所述第一区的衬底上，且位于所述第一栅极结构的两侧。4.如权利要求3所述的半导体器件，其特征在于，还包括第二鳍部，位于所述第二区的衬底上，且位于所述第二栅极结构的两侧。5.如权利要求4所述的半导体器件，其特征在于，还包括第一源漏掺杂层和第二源漏掺杂层，所述第一源漏掺杂层位于所述第一栅极结构两侧的所述第一鳍部内，所述第二源漏掺杂层位于所述第二栅极结构两侧的所述第二鳍部内。6.一种半导体器件的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一区和与所述第一区相邻的第二区；在所述第一区的衬底上形成初始第一鳍部，所述初始第一鳍部包括位于第一区的衬底上若干重叠的第一牺牲层、以及位于相邻两层第一牺牲层之间及位于顶层第一牺牲层上的第一沟道层；在所述第二区的衬底上形成初始第二鳍部，所述初始第二鳍部包括位于所述第二区的衬底上的第二牺牲层以及位于第二牺牲层上的第二沟道层；在所述衬底上分...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：