面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法技术

本发明专利技术公开了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法，包括忆阻器阵列、参考电阻模块、灵敏放大器稀疏感知模块、输出电路模块，灵敏放大器稀疏感知模块还包括用于稀疏感知的输入晶体管和输入晶体管以及比较放大模块，比较放大模块的两个比较端Q和QB分别与输入晶体管和输入晶体管的漏极连接，输入晶体管和输入晶体管的源极分别与忆阻器阵列和参考电阻模块连接，栅极分别与输入信号IN连接；输出电路模块包括反相和锁存电路。本发明专利技术通过稀疏感知方式实现灵敏放大器的低功耗，利用输入端晶体管控制灵敏放大器在只在输入为高电平时打开，实现稀疏感知，提高运算能效，通过预先采样实现GHz高速灵敏放大器。灵敏放大器。灵敏放大器。

【技术实现步骤摘要】
面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法


[0001]本专利技术涉及灵敏放大器设计
，尤其涉及一种面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法。

技术介绍

[0002]在忆阻器（Resistive Random
‑
Access Memory，RRAM）进行乘加运算的过程中，忆阻器的电导存储权值，输入为电压值，相乘结果为电流值。传统的忆阻器灵敏放大器（Sense Amplifier, SA）每个运算周期都需要将电流转换为电压，进而进行比较，判断电流的高和低，分别对应1和0的结果；并且无论输入电压为低电平或高电平，灵敏放大器都会打开，造成较大的功耗和延时。

技术实现思路

[0003]为解决上述灵敏放大器功耗和延时较大的问题，本专利技术提出了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法。
[0004]第一方面，面向忆阻器阵列的存算一体稀疏感知灵敏放大器，面向忆阻器阵列的存算一体稀疏感知灵敏放大器具备读取存储和二进制乘法运算功能，包括忆阻器阵列、参考电阻模块、灵敏放大器稀疏感知模块、输出电路模块，所述灵敏放大器稀疏感知模块包括用于稀疏感知的输入晶体管Min和输入晶体管MinB，受输入信号IN和时钟信号CLK控制，灵敏放大器稀疏感知模块的两个比较端Q和QB分别与输入晶体管Min和输入晶体管MinB的漏极连接，输入晶体管Min和输入晶体管MinB的源极分别与忆阻器阵列和参考电阻模块连接，输入晶体管Min和输入晶体管MinB的栅极分别与输入信号IN连接；所述输出电路模块包括反相和锁存电路。
[0005]进一步，所述灵敏放大器稀疏感知模块为一开关电路，包括用于稀疏感知的输入晶体管Min和输入晶体管MinB，在输入为第一电平时不打开，只在输入为第二电平时打开，实现稀疏感知。
[0006]进一步，灵敏放大器稀疏感知模块，若输入晶体管Min和输入晶体管MinB为N型沟道晶体管，则所述第一电平为低电平，所述第二电平为高电平；若输入晶体管Min和输入晶体管MinB为P型沟道晶体管，则所述第一电平为高电平，所述第二电平为低电平；第一电平和第二电平满足逻辑非关系。
[0007]进一步，所述灵敏放大器稀疏感知模块开关电路工作在GHz频段。
[0008]进一步，灵敏放大器稀疏感知模块，还包括比较放大模块，用于比较Q和QB端的电压，将电压较高的一端放大为高电平，将电压较低的一端变为低电平。
[0009]进一步，所述的忆阻器为一晶体管一电阻（1T1R）连接方法，即每个忆阻器与一个选通晶体管串联。
[0010]进一步，还包括受CLK控制的反相与锁存模块，所述灵敏放大模块的一个比较端Q与反相与锁存模块连接，反相与锁存模块的另一端输出目标信号。
[0011]进一步，还包括充电晶体管一Mc和充电晶体管二McB，所述充电晶体管一Mc和充电晶体管二McB的栅极分别与充电信号（RST）连接，所述充电晶体管一Mc和充电晶体管二McB的漏极分别与电源连接，所述充电晶体管一Mc和充电晶体管二McB的源极分别与比较端Q和QB连接。
[0012]另一方面，面向忆阻器阵列的存算一体稀疏感知灵敏放大方法，基于面向忆阻器阵列的存算一体稀疏感知灵敏放大器实现，包括以下步骤：字选通线WL有效，对寄生电容充电，并通过激活相应的位选通线BL和源线SL对忆阻器中存储的电导值（权值）进行采样，此后，保持同一WL不变；采用不低于2GHz的时钟，输入信号IN在第一时钟周期内保持为低电平，充电信号RST也保持为低电平，输入端晶体管Min和MinB不打开，充电通路打开，对Q和QB进行预充电；第二时钟周期内，输入信号IN通过所述稀疏感知的方式控制输入晶体管Min和MinB的打开或关闭，RST为高电平，充电通路关闭；若输入信号IN为低电平，则晶体管Min和MinB不打开，Q为高电平，再通过反相与锁存模块得到保持的输出数字信号为低电平，以供后续运算；输入信号IN为高电平时，晶体管Min和MinB打开，调节参考电阻，使在忆阻器为低阻态时，Q电压为低电平，QB为高电平，输出为高电平；而在忆阻器为高阻态时，BL电压为高电平，BLB为低电平，输出低电平。
[0013]进一步，所述忆阻器的高阻态指定为低电导，权值为0，所述忆阻器的低阻态指定为高电导，权值为1。
[0014]进一步，所述忆阻器高低阻态的开关比达100倍以上。
[0015]进一步，所述第一时钟周期和第二时钟周期的脉宽为不超过500ps。
[0016]本专利技术的有益效果：本专利技术提出了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法，灵敏放大器在输入为低电平时不打开，只在输入为高电平时打开，实现稀疏感知，提高运算能效，此外，使用的晶体管兼容忆阻器的写入电压，在实现稀疏感知的同时实现隔离效果。通过稀疏感知方法实现灵敏放大器的低功耗，通过预先采样实现GHz高速灵敏放大器。
附图说明
[0017]图1是本专利技术提出的面向忆阻器阵列的存算一体稀疏感知灵敏放大器电路模块图；图2是本专利技术提出的面向忆阻器阵列的存算一体稀疏感知灵敏放大器中忆阻器阵列示意图。
具体实施方式
[0018]为了对本专利技术的技术特征、目的和效果有更加清楚的理解，现对照附图说明本专利技术的具体实施方式。
[0019]本专利技术提出了面向忆阻器阵列的存算一体稀疏感知灵敏放大器及方法，如图1所示，灵敏放大器为高速灵敏放大器，包括1T1R（一晶体管一电阻）忆阻器阵列结构和灵敏放大器感知模块，1T1R忆阻器阵列与灵敏放大器模块相连接，其连接电路上接有输入端晶体管一Min、输出电路（OUT）和充电晶体管一Mc；所述灵敏放大器感知模块后还接有参考电阻
的1T1R模块，其连接电路上也设置有输入端晶体管二MinB和充电晶体管二McB；忆阻器阵列与输入晶体管Min连接后通过比较端一（Q）连接到灵敏放大模块，所述比较端Q还与充电晶体管一Mc源极和受CLK控制的反相与锁存模块连接；灵敏放大器稀疏感知模块另一个选通端通过位比较端QB连接输入晶体管MinB再连接至参考电阻的忆阻器模块，所述比较端QB还与充电晶体管二McB源极相连。
[0020]在本实施例中，面向忆阻器（RRAM）阵列的存算一体稀疏感知高速灵敏放大器通过正确地进行编码，可以完成二进制乘法操作。例如，若输入为 1（高电平），电导为 1（低阻态），则输出为 1（高电平）；若输入为 1（高电平），电导为 0（高阻态），则输出为 0（低电平）；若输入为 0（低电平），则输出一直为 0（低电平）。因此，可以实现乘法操作。
[0021]在一种实施例中，当所使用的输入晶体管Min和输入晶体管MinB为N型沟道晶体管时，则第一电平为低电平，第二电平为高电平，此时灵敏放大器稀疏感知模块在输入为第一电平时不打开，在输入为第二电平时打开，实现稀疏感知；若输入晶体管Min和输入晶体管MinB为P型沟道晶体管，则第一电平为高电平，第二电平为低电平，灵敏放大器稀疏感知模块在输入为第一电平时不打开，只在输入为第二电平时打开，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述面向忆阻器阵列的存算一体稀疏感知灵敏放大器具备读取存储和二进制乘法运算功能，包括灵敏放大器稀疏感知模块，以及忆阻器阵列、参考电阻模块、和输出电路模块，所述灵敏放大器稀疏感知模块受输入信号IN和时钟信号CLK控制，灵敏放大器比较放大模块的两个比较端Q和QB分别与输入晶体管Min和输入晶体管MinB的漏极连接，输入晶体管Min和输入晶体管MinB的源极分别与忆阻器阵列和参考电阻模块连接，栅极分别与输入信号IN连接。2.根据权利要求1所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述灵敏放大器稀疏感知模块为一开关电路，包括用于稀疏感知的输入晶体管Min和输入晶体管MinB，在输入为第一电平时不打开，只在输入为第二电平时打开，实现稀疏感知。3.根据权利要求2所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，若所述灵敏放大器稀疏感知模块输入晶体管Min和输入晶体管MinB为N型沟道晶体管，则所述第一电平为低电平，所述第二电平为高电平；若输入晶体管Min和输入晶体管MinB为P型沟道晶体管，则所述第一电平为高电平，所述第二电平为低电平；第一电平和第二电平满足逻辑非关系。4.根据权利要求2所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述灵敏放大器稀疏感知模块开关电路工作在GHz频段。5.根据权利要求2所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述灵敏放大器稀疏感知模块还包括比较放大模块，用于比较Q和QB端的电压，将电压较高的一端放大为高电平，将电压较低的一端变为低电平。6.根据权利要求1所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述的忆阻器为一晶体管一电阻（1T1R），其每个忆阻器与一个选通晶体管串联。7.根据权利要求1所述的面向忆阻器阵列的存算一体稀疏感知灵敏放大器，其特征在于，所述输出电路模块包括受CLK控制的反相与锁存电路，所述灵敏放大器的一个比较端Q与反相与锁存电路...

【专利技术属性】
技术研发人员：杨睿，
申请(专利权)人：上海亿铸智能科技有限公司，
类型：发明
国别省市：