高速级联模数转换器电路的误差校准电路制造技术

本申请公开了一种高速级联模数转换器电路的误差校准电路，包括：时钟生成电路，生成参考时钟信号和多路采样时钟；随机数发生器，根据基于时间随机信号、至少一个幅度随机信号和参考时钟生成的控制信号调节叠加到参考时钟信号上的注入电流；多个采样电路，分别接收参考时钟信号和多路采样时钟中的一路，多个采样电路分别对参考时钟信号进行采样；若干组ADC单元，每组ADC单元包括多个子ADC电路，每个采样电路分别对应连接一组ADC单元并输出采样信号到相连的一组ADC单元，相连的一组ADC单元对采样的参考时钟信号进行模数转换为数字信号；校准电路，连接到若干组ADC单元，用于接收转换的数字信号并根据数字信号对多路采样时钟进行校准。行校准。行校准。

【技术实现步骤摘要】
高速级联模数转换器电路的误差校准电路


[0001]本专利技术一般涉及集成电路
，特别涉及一种高速级联模数转换器电路的误差校准电路。

技术介绍

[0002]模数转换器(ADC)广泛应用于电子系统中。电子系统的外部输入信号通常是模拟信号，借助ADC将模拟信号转换为数字信号，并进行进一步的数字处理。ADC具有多种架构，其中逐次逼近型ADC(SAR ADC)由于结构较简单，精度较高，功耗较低的优点，广泛应用于高速大容量的ADC中。
[0003]ADC的工作过程包括采样、保持和编码三个阶段，SAR ADC的原理可以用图1解释，利用比较器判断，逐次逼近输入电压的值，最终得到一个较精确的输出数字信号。
[0004]时间交织架构的ADC利用多个ADC进行交替采样工作，实现了采样速度的大幅度提升，高速电路中基本都采用了时间交织架构。
[0005]高速ADC是高速串行接口芯片、非相干/相干光芯片必不可少的组成部分，它的采样速率以及采样精度直接决定了芯片的整体性能。当前对芯片速率的诉求越来越高，另一方面，同时实现高速率和高精度的ADC存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速级联模数转换器电路的误差校准电路，其特征在于，包括：时钟生成电路，用于生成参考时钟信号和多路采样时钟；随机数发生器，所述随机数发生器根据基于时间随机信号、至少一个幅度随机信号和所述参考时钟生成的控制信号调节叠加到所述参考时钟信号上的注入电流；多个采样电路，分别接收所述参考时钟信号和多路采样时钟中的一路，所述多个采样电路分别对所述参考时钟信号进行采样；若干组ADC单元，每组ADC单元包括多个子ADC电路，每个所述采样电路分别对应连接一组ADC单元并输出采样信号到相连的一组ADC单元，所述相连的一组ADC单元对采样的参考时钟信号进行模数转换为数字信号；以及校准电路，所述校准电路连接到所述若干组ADC单元，用于接收转换的数字信号并根据所述数字信号对所述多路采样时钟进行校准。2.如权利要求1所述的误差校准电路，其特征在于，所述随机数发生器包括：延迟控制电路，所述延迟控制电路接收所述时间随机信号和参考时钟；触发器，所述触发器接收一个幅度随机信号、所述参考时钟和所述延迟控制电路的输出，并输出PAM4调制信号；以及PAM4调制电路，所述PAM4调制电路包括两个调制单元，所述每个调制单元包括第一和第二PMOS晶体管、第一和第二NMOS晶体管、以及放大器，其中，所述第一和第二PMOS晶体管的源极均连接电流源，漏极分别连接所述放大器的两个输入端，所述第一和第二NMOS晶体管的漏极分别连接所述放大器的两个输入端，源极均连接电流源，其中，所述PAM4调制信号分别连接所述第一和第二PMOS晶体管以及所述第一和第二NMOS晶体管的栅极，其中，所述放大器输出
±
3I、
±
I和0的注入电流到所述参考时钟。3.如权利要求1所述的误差校准电路，其特征在于，所述随机数发生器包括：延迟控制电路，所述延迟控制电路接收所述时间随机信号和参考时钟；失配控制电路，所述失配控制电路接收两个幅度随机信号和参考时钟；触发器，所述触发器接收所述失配控制电路和所述延迟控制电路的输出，并输出PAM4调制信号；以及PAM4调制电路，所述PAM4调制电路包括三个调制单元，所述每个调制单元包括第一和第二PMOS晶体管、第一和第二NMOS晶体管、以及放大器，其中，所述第一...

【专利技术属性】
技术研发人员：王浩南，黄永恒，蔡敏卿，葛云龙，李承哲，
申请(专利权)人：集益威半导体上海有限公司，
类型：发明
国别省市：