一种自适应比较器延时环路的SARADC制造技术

本发明专利技术涉及模拟集成电路设计领域，具体为一种自适应比较器延时环路的SAR ADC，可应用于超高速SARADC。本发明专利技术根据DAC电容阵列里MSB到LSB建立时间的不一致，通过设置环路延时模块的可调延时级的级数N，使得比较器在第一次比较后，将后续每一次比较的复位时间T

【技术实现步骤摘要】
一种自适应比较器延时环路的SAR ADC


[0001]本专利技术涉及模拟集成电路设计领域，具体为一种自适应比较器延时环路的SAR ADC，可应用于超高速SARADC。

技术介绍

[0002]传统SARADC很难实现较高的速度，但异步逻辑时序使高速SARADC成为了可能。SAR的异步时序逻辑是将ADC工作分为三部分：DAC电压建立、比较器电压比较、SAR逻辑开关切换，这三个部分一直在反复循环进行。
[0003]采用非二进制的电容阵列可以使DAC电压的建立误差增大，降低DAC电压的建立时间，而异步时序逻辑可以大大减少SAR逻辑开关切换的时间。在ADC量化的过程中，比较器一直在比较和复位两个状态中不断切换，通常情况下比较器的工作速度是很快的，一次比较完成之后进入复位状态，复位完成后又进入下一次的比较状态。很有可能出现DAC电压建立未完成而比较器开始工作的情况。为了保证每一次的比较器开启比较都是在DAC电压建立完成之后，所以在比较器的内部环路中加入了延时模块。在普通的比较器环路延时模块中，每一次的延时都是相同的，但是由于DAC电容值是从MSB(最高有效位)到LSB(最低有效位)依次减小，每一位需要的DAC电压建立时间不同，但比较器的环路延时又必须取MSB建立时间的延时，不然就会导致最后的量化结果出错，这就造成了比较器环路延时时间的浪费，不利于高速SARADC的实现。
[0004]针对这一问题，现有技术通过设置控制位统一调节比较器的环路延时可以减小一部分的时间浪费，但由于各位DAC电压的建立时间不一样，并不能做到比较器延时时间和DAC电压的建立时间的高度甚至完全匹配，因此效果有限。

技术实现思路

[0005]针对上述存在问题或不足，为解决现有SARADC比较器环路延时存在时间浪费，从而不利于高速SARADC实现的问题，本专利技术提出了一种自适应比较器延时环路的SAR ADC。本专利技术的基本思路是根据DAC电容阵列里MSB到LSB建立时间的不一致，对比较器环路延时进行自适应调节，从而在保证DAC电压准确建立的前提下，最大程度地减少比较器环路延时时间，可应用于超高速SARADC。
[0006]一种自适应比较器延时环路的SAR ADC，包括DAC电容阵列、比较器使能逻辑、环路延时模块和SAR逻辑电路。
[0007]所述DAC电容阵列由采样电容级联开关组成，对输入信号采样。
[0008]所述比较器使能逻辑由采样时钟和可调延时单元组成。
[0009]采样时钟(CLKT)在DAC电容阵列采样后，经可调延时单元延时产生比较器的使能信号，触发比较器的第一次比较。
[0010]可调延时单元由反相器和传输门构成，控制比较器第一次比较开始的时间，使第一位电容的DAC电压完全建立。其中电容的大小代表延时的程度，电容的容值越大，延时越
大。
[0011]所述环路延时模块由可调延时级和固定延时级组成，固定延时级提供最低位DAC电压建立时间所需的比较器复位时间，然后通过可调延时级提供随着第i+1次比较所需的DAC电压建立时间的改变，自适应的控制第i+1次比较器的复位时间T
CMP_RST
和DAC电压的建立时间相匹配，1≤i≤M
‑
1，M为DAC电容阵列的电容个数。
[0012]固定延时级则由反相器级联构成，提供固定延时。
[0013]可调延时级由反相器和传输门构成，通过外部SPI模块传入的高电平或低电平的数字信号dc[N:0]和内部设计的自适应调节模块产生的延时控制信号df[N:0]共同控制来改变延时的大小，其中N为可调延时级的级数，外部SPI模块传入的数字信号在保证ADC量化完成的情况下使剩余时间尽可能多的分配给DAC电压的建立。
[0014]自适应调节模块则是通过每一次量化完成后的标志信号经过内部逻辑产生控制信号来调节延时，具体为：
[0015]第i+1次比较周期的比较器复位时间T
CMP_RST
由dc[N:0]和df[N:0]共同控制，均为高电平有效。其中dc[N:0]由外部SPI模块提供，通过调节dc[N:0]使剩余时间尽可能多地分配给每位DAC电压的建立，以保证ADC的精度。
[0016]df[N:0]由自适应调节模块生成，对于N级延时控制，有一级常开，其余N
‑
1级通过控制位控制，使比较器的复位时间与DAC电压建立时间完全匹配。
[0017]自适应调节模块的逻辑：Qi为SAR ADC第i次量化完成的标志，ADC采样时所有Qi复位到低电平，第i位量化完成后Qi变为高电平直到下一周期的ADC采样，所以Qi信号何时从低电平跳变到高电平是由比较器何时完成量化决定的。各位量化完成的标志Qi信号经过异或非门、与门的逻辑连接后产生延时控制信号df[N:0]，所以当第i位量化完成后，Qi变为高电平，产生的延时控制信号df[N:0]得以自适应的控制第i+1次比较器的复位时间和DAC电压的建立时间相匹配。
[0018]自适应调节模块的时序：随着Qi从低电平变为高电平，df[N:0]的变化情况。Qi所在列对应的时间是设计的第i+1次比较器的复位延时时间，与上述除了MSB的后续(即第i+1次)DAC电压的建立时间一一对应。df[N:0]共有N个控制字，也就是有N级可调节的延时，加上一级固定的延时一共N+1阶调控，如果增加延时的级数，可以使每一级延时的精度更高，更精确的调节比较器的复位时间T
CMP_RST
和DAC电压的建立时间的匹配度，直至完全匹配达到时间利用率100％。
[0019]所述SAR逻辑电路由锁存器电路和控制DAC电容阵列开关切换的逻辑电路构成。比较器比较完成的结果由锁存器电路进行锁存，锁存完毕后再经过逻辑电路产生控制信号控制DAC电容阵列开关的切换，对采样到的输入信号进行逐次逼近的量化。
[0020]本专利技术的自适应比较器延时环路的SAR ADC，在采样阶段输入信号被DAC电容阵列采样后，比较器使能逻辑使能开始第一次比较；第一次比较完成的输出信号被SAR逻辑电路接收，控制DAC电容阵列的开关切换，进行第i+1次DAC电压的建立，DAC电压建立完成后再由比较器进行第i+1次比较，重复该过程直到最低位量化完成，整个ADC完成了一次对输入信号的采样和量化。
[0021]进一步的，针对不同的DAC建立时间，通过增加可调延时级的级数N以增加每一次调节的精度，但是若只是增加精度会导致可调延时级的级数过高，会造成较大面积和功耗
的浪费。可进一步配合调节可调延时级的电容值，以具体设置每一级延时的大小，使得第i+1次比较器的复位时间T
CMP_RST
和DAC电压的建立时间趋于匹配，直至达到时间利用率100％，减小可调延时级的级数，优化面积和功耗。
[0022]综上所述，本专利技术通过设置环路延时模块的可调延时级的级数N，使得比较器在第一次比较后，将后续每一次比较的复位时间T
CMP_RST
与DAC电压建立时间匹配，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种自适应比较器延时环路的SAR ADC，其特征在于：包括DAC电容阵列、比较器使能逻辑、环路延时模块和SAR逻辑电路；所述DAC电容阵列由采样电容级联开关组成，对输入信号采样；所述比较器使能逻辑由采样时钟和可调延时单元组成；采样时钟CLKT在DAC电容阵列采样后，经可调延时单元延时产生比较器的使能信号，触发比较器的第一次比较；可调延时单元由反相器和传输门构成，控制比较器第一次比较开始的时间，使第一位电容的DAC电压完全建立；所述环路延时模块由可调延时级和固定延时级组成，固定延时级提供最低位DAC电压建立时间所需的比较器复位时间，然后通过可调延时级提供随着第i+1次比较所需的DAC电压建立时间的改变，自适应的控制第i+1次比较器的复位时间T
CMP_RST
和DAC电压的建立时间相匹配，1≤i≤M
‑
1，M为DAC电容阵列的电容个数；固定延时级则由反相器级联构成，提供固定延时；可调延时级由反相器和传输门构成，通过外部SPI模块传入的高电平或低电平的数字信号dc[N:0]和内部设计的自适应调节模块产生的延时控制信号df[N:0]共同控制来改变延时的大小；其中N为可调延时级的级数，外部SPI模块传入的数字信号在保证ADC量化完成的情况下使剩余时间尽可能多的分配给DAC电压的建立；自适应调节模块通过每一次量化完成后的标志信号经过内部逻辑产生控制信号来调节延时，具体为：第i+1次比较周期的比较器复位时间T
CMP_RST
由dc[N:0]和df[N:0]共同控制，均为高电平有效；其中dc[N:0]由外部SPI模块提供，通过调节dc[N:0]使剩余时间尽可能多地分配给每位DAC电压的建立，以保证ADC的精度；df[N:0]由自适应调节模块生成，对于N级延时控制，有一级常开，其余N
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1级通过控制位控制，使比较器的复位时间与DAC电压建立时间完全匹配；自适应调节模块的逻辑：Qi为SAR ADC第i次量化完成的标志，ADC采样时所...

【专利技术属性】
技术研发人员：于奇，张茂亿，孙厅，吴克军，宁宁，李靖，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：