一种用于以太网交换芯片的高性能计数器电路及计数方法技术

本发明专利技术提供了一种用于以太网交换芯片的高性能计数器电路，包括计数器、累加器、计数器存储模块和多路选择器；其中计数器存储模块采用双端口SRAM。本发明专利技术采用基于SRAM的计数方式，以尽量少的硬件资源实现了高效能的统计计数器功能。为最大限度的利用存储器，本发明专利技术采用双端口SRAM，可在一个时钟周期内完成两次数据写入或两次数据读取操作，通过使用1个地址存储2个计数器的方式，仅使用4bit地址就可完成32个计数器的统计及存储。采用该计数器架构不仅可以高效率地将每个端口的计数器存储到SRAM中，而且还能够支持快速的更新和匹配，能有效减少对SRAM资源的消耗，从而提高了所实现交换网络设备的性能。交换网络设备的性能。

【技术实现步骤摘要】
一种用于以太网交换芯片的高性能计数器电路及计数方法


[0001]本专利技术属于有线通信
，特别涉及一种用于以太网交换芯片的高性能计数器电路及计数方法。

技术介绍

[0002]统计计数器是计算机网络交换设备中重要的组成部分。上层网络应用通常需要以很高的速度获取底层网络交换设备中的统计信息以便及时做出正确的决策。计数器统计值是交换芯片向CPU提供的重要状态信息，为满足上层应用的统计需求，交换芯片需要在各端口维护着大量的统计计数器。如交换芯片有10个交换端口，每个端口需要维持32个计数器，则10个端口共需320个计数器，每个计数器需要单个寄存器存储数据，进而需要320个寄存器，这样会导致计数器规模很大，占用的片上逻辑资源就越多，从而使以太网芯片的面积和功耗很大。

技术实现思路

[0003]为了克服现有技术中的不足，本专利技术人进行了锐意研究，提供了一种用于以太网交换芯片的高性能计数器电路及计数方法，采用基于双端口SRAM的方式实现对数据帧的统计，将大量的计数器实现在SRAM上，可以获得可观的逻辑资源空间，且有较高的更新速度。该实现技术不仅能够以很高的效率将每个端口的计数器存储到SRAM中，而且还能够支持快速的更新和匹配，能有效减少对SRAM资源的消耗，从而完成本专利技术。
[0004]本专利技术提供的技术方案如下：
[0005]第一方面，一种用于以太网交换芯片的高性能计数器电路，包括：
[0006]计数器，位于交换芯片的端口，用于对接收到的数据帧进行帧信息统计；
[0007]累加器，用于接收计数器发送的数据帧统计值，并读取已存入计数器存储模块的数据帧统计值，实施新数据帧统计值与已有数据帧统计值的累加，并将累加结果再次写入计数器存储模块中；
[0008]计数器存储模块，采用双端口SRAM，用于存储对应各端口所有计数器的经累加后的数据帧统计值；
[0009]多路选择器，用于根据上层应用自计数器存储模块中选择性地读出相应端口计数器下的经累加后的数据帧统计值。
[0010]第二方面，一种用于以太网交换芯片的高性能计数方法，包括：
[0011]交换芯片各端口在接收到数据帧后通过计数器进行帧信息统计，经累加器后存入双端口SRAM；
[0012]在收到下一个数据帧后，从双端口SRAM中读出数据帧统计值，与端口计数器接收到的数据帧统计值通过累加器进行累加，将累加结果再次写入双端口SRAM中；
[0013]根据上层应用通过多路选择器读出双端口SRAM中相应端口计数器下的经累加后的数据帧统计值。
[0014]根据本专利技术提供的一种用于以太网交换芯片的高性能计数器电路及计数方法，具有以下有益效果：
[0015](1)本专利技术提供的一种用于以太网交换芯片的高性能计数器电路及计数方法，基于SRAM的计数器结构替代传统寄存器模式，减少了逻辑资源占用，从而减小了交换芯片的面积和功耗；
[0016](2)本专利技术提供的一种用于以太网交换芯片的高性能计数器电路及计数方法，采用了双端口的SRAM，SRAM有两个数据端口D0和D1，可在一个时钟周期内完成两次数据写入或两次数据读取操作，在一个地址上存储了2个计数器，从而增加了计数器数据的存储和更新速度；
[0017](3)本专利技术提供的一种用于以太网交换芯片的高性能计数器电路及计数方法，双端口的SRAM的高地址位用于指示端口号，低地址位用于指示计数器偏移地址，可实现各交换端口32个计数器数据帧统计值的统计和存储，可完全满足上层应用对交换芯片各端口信息访问的需求；
[0018](4)本专利技术提供的一种用于以太网交换芯片的高性能计数器电路，通过计数器存储模块的增加实现扩展，扩展后可适用于端口数较多的大容量交换芯片，每个计数器存储模块负责部分交换芯片端口接收和发送数据帧的统计，扩展方式存在较大可行性。
附图说明
[0019]图1为用于以太网交换芯片的高性能计数器电路框图；
[0020]图2为11端口以太网交换芯片的高性能计数器电路框图；
[0021]图3为双端口的SRAM的写时序。
具体实施方式
[0022]下面通过对本专利技术进行详细说明，本专利技术的特点和优点将随着这些说明而变得更为清楚、明确。
[0023]在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
[0024]根据本专利技术的第一方面，提供了一种用于以太网交换芯片的高性能计数器电路，包括：
[0025]计数器，位于交换芯片的端口，用于对接收到的数据帧进行帧长、帧数等帧信息统计；
[0026]累加器，用于接收计数器发送的数据帧统计值，并读取已存入计数器存储模块的数据帧统计值，实施新数据帧统计值与已有数据帧统计值的累加，并将累加结果再次写入计数器存储模块中；
[0027]计数器存储模块，采用双端口SRAM，用于存储对应各端口所有计数器的经累加后的数据帧统计值；
[0028]多路选择器，用于根据上层应用自计数器存储模块中选择性地读出相应端口计数器下的经累加后的数据帧统计值。
[0029]在一种优选的实施方式中，各端口计数器用于对接收和发送的数据帧的帧长、帧数及帧冲突进行统计；其中，帧长统计包括好帧帧长、坏帧帧长；帧数统计包括单播帧个数、广播帧个数、多播帧个数、流控帧个数、过短帧个数、过长帧个数、错误帧个数、不同长度帧个数等；帧冲突统计包括冲突事件个数、无冲突发送帧个数、一次冲突发送成功的帧个数、多于一次发送成功的帧个数、由于冲突丢弃的帧个数等。
[0030]在一种优选的实施方式中，由于数据帧统计值包括数据帧的帧长、帧数及帧冲突，累加器实施帧长累加、帧数累加和帧冲突累加。
[0031]在一种优选的实施方式中，所述计数器存储模块的高地址位用于指示端口号，低地址位用于指示计数器偏移地址，一个计数器存储模块的低地址位可对应两个计数器的数据帧统计值。
[0032]在一种优选的实施方式中，所述计数器存储模块的数目为至少一个，在计数器存储模块为多个时，使得电路结构得到扩展，扩展后可适用于端口数较多的大容量交换芯片，每个计数器存储模块负责部分交换芯片端口接收和发送数据帧的统计。
[0033]根据本专利技术的第二方面，提供了一种用于以太网交换芯片的高性能计数方法，包括：
[0034]交换芯片各端口在接收到数据帧后通过计数器进行帧长、帧数等帧信息统计，经累加器后存入双端口SRAM；
[0035]在收到下一个数据帧后，从双端口SRAM中读出帧长、帧数等数据帧统计值，与端口计数器接收到的数据帧统计值通过累加器进行累加，将累加结果再次写入双端口SRAM中；
[0036]根据上层应用通过多路选择器读出双端口SRAM中相应端口计数器下的经累加后的数据帧统计值。
[0037]第二方面中计数器、累加器、计数器存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于以太网交换芯片的高性能计数器电路，其特征在于，包括：计数器，位于交换芯片的端口，用于对接收到的数据帧进行帧信息统计；累加器，用于接收计数器发送的数据帧统计值，并读取已存入计数器存储模块的数据帧统计值，实施新数据帧统计值与已有数据帧统计值的累加，并将累加结果再次写入计数器存储模块中；计数器存储模块，采用双端口SRAM，用于存储对应各端口所有计数器的经累加后的数据帧统计值；多路选择器，用于根据上层应用自计数器存储模块中选择性地读出相应端口计数器下的经累加后的数据帧统计值。2.根据权利要求1所述的用于以太网交换芯片的高性能计数器电路，其特征在于，所述计数器用于对接收和发送的数据帧的帧长、帧数及帧冲突进行统计；其中，帧长统计包括好帧帧长、坏帧帧长；帧数统计包括单播帧个数、广播帧个数、多播帧个数、流控帧个数、过短帧个数、过长帧个数、错误帧个数、不同长度帧个数；帧冲突统计包括冲突事件个数、无冲突发送帧个数、一次冲突发送成功的帧个数、多于一次发送成功的帧个数、由于冲突丢弃的帧个数。3.根据权利要求2所述的用于以太网交换芯片的高性能计数器电路，其特征在于，所述累加器用于实施帧长累加、帧数累加和帧冲突累加。4.根据权利要求1所述的用于以太网交换芯片的高性能计数器电路，其特征在于，所述计数器存储模块的高地址位用于指示端口号，低地址位用于指示计数器偏移地址，一个计数器存储模块的低地址位对应两个计数器的数据帧统计值。5.根据权利要求1所述的用于以太网交换芯片的高性能计数器电路，其特征在于，所述计数器存储模块的数目为至少一个，在计数器存储模块为多个时，每个计数器存储模块负责部分交换芯片端口接收和发送数据帧的统计。6.一种用于以太网交换芯片的高性能计数方法，其特征在于，包括：...

【专利技术属性】
技术研发人员：陶淑婷，陈雷，毛雅欣，张永波，张奇荣，
申请(专利权)人：北京微电子技术研究所，
类型：发明
国别省市：