发送器电路及其操作方法技术

提供了一种接收并行信号并且响应于并行信号而输出串行信号的发送器电路及其操作方法。所述发送器电路可以包括：时钟生成器，其生成具有各自不同的相位的第一时钟信号；复用器，其包括选择电路，所述选择电路分别被配置为响应于第一时钟信号中的至少两个而将并行信号中的至少两个选择性地提供到输出节点；以及输出驱动器，其通过放大输出节点处的信号来生成串行信号。生成串行信号。生成串行信号。

【技术实现步骤摘要】
发送器电路及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年5月26日提交的韩国专利申请No.10
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2021
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0067896和于2021年9月8日提交的韩国专利申请No.10
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2021
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0119857的优先权，该两件申请的全部主体以引用方式全部并入本文中。


[0003]本专利技术构思大体上涉及一种发送器电路，并且更具体地，涉及一种包括驱动输出节点的两个或更多个选择电路的发送器电路。本专利技术构思还涉及一种操作这样的发送器电路的方法。

技术介绍

[0004]发送器电路可以包括串行器，所述串行器通过顺序地输出多个并行信号来生成串行信号。串行器可以响应于各自具有各自不同的相位的多个时钟信号顺序地输出多个并行信号。然而，串行器的性能会由于多个时钟信号之间发生的偏斜而降低。

技术实现思路

[0005]本专利技术构思的实施例提供了一种能够通过驱动两个或更多个选择电路来提高串行信号的转换速率的发送器电路。本专利技术构思的其它实施例提供了一种操作这种类型的发送器电路的方法。
[0006]根据本专利技术构思的一方面，接收并行信号并且响应于并行信号输出串行信号的发送器电路可以包括：时钟生成器，其被配置为生成具有各自不同的相位的第一时钟信号；复用器，其包括选择电路，所述选择电路分别被配置为响应于第一时钟信号中的至少两个将并行信号中的至少两个选择性地提供到输出节点；以及输出驱动器，其被配置为通过放大输出节点处的信号来生成串行信号。
[0007]根据本专利技术构思的一方面，接收并行信号并且输出关于并行信号的串行信号的发送器电路可以包括：时钟生成器，其被配置为生成具有各自不同的相位的第一时钟信号；选择电路，其被配置为接收指示串行信号是否转变的转变信号以及并行信号中的至少一个，并且响应于第一时钟信号、转变信号、以及并行信号中的至少一个驱动输出节点；以及输出驱动器，其被配置为通过放大输出节点处的信号来生成串行信号，其中，选择电路中的至少两个响应于串行信号是否转变而同时驱动输出节点。
[0008]根据本专利技术构思的一方面，操作发送器电路以从并行信号生成串行信号的方法可以包括：响应于参考时钟信号生成具有各自不同的相位的第一时钟信号；通过使用多个选择电路之中的至少两个选择电路同时驱动输出节点来顺序地输出并行信号，其中，至少两个选择电路中的每一个响应于第一时钟信号中的至少一个而操作，并且接收并行信号中的至少两个；以及通过放大输出节点处的信号来生成串行信号。
附图说明
[0009]在考虑以下详细描述以及附图之后，可以更清楚地理解本专利技术构思的优点和特征以及制造和使用，在附图中：
[0010]图1是示出根据本专利技术构思的实施例的发送器电路的框图；
[0011]图2是示出根据本专利技术构思的实施例的串行化操作的概念图；
[0012]图3是示出根据本专利技术构思的实施例的多驱动操作的概念图；
[0013]图4A和图4B是示出根据本专利技术构思的实施例的时钟生成器的相应框图；
[0014]图5是示出根据本专利技术构思的实施例的占空比改变操作的波形图；
[0015]图6是示出根据本专利技术构思的实施例的占空比控制电路的电路图；
[0016]图7是示出根据本专利技术构思的实施例的串行化过程的时序图；
[0017]图8A、图8B和图8C是示出根据本专利技术构思的实施例的用于选择电路的各种结构的相应电路图；
[0018]图9是示出根据本专利技术构思的实施例的发送器电路的框图；
[0019]图10是示出根据本专利技术构思的实施例的发送器电路的操作的时序图；
[0020]图11是示出根据本专利技术构思的实施例的操作发送器电路的方法的流程图；
[0021]图12是进一步示出根据本专利技术构思的实施例的驱动输出节点的流程图；以及
[0022]图13是示出根据本专利技术构思的实施例的包括复用器的半导体存储器装置的框图。
具体实施方式
[0023]在整个书面描述和附图中，同样的或相似的元件、部件、特征和/或方法步骤由同样的附图标记和/或标签表示。
[0024]附图(图)1是示出根据本专利技术构思的实施例的发送器电路1的示图，图2是示出根据本专利技术构思的实施例的串行化操作的概念图。
[0025]参照图1，发送器电路1可以接收第一并行信号、第二并行信号、第三并行信号和第四并行信号(在下文中统称为“第一并行信号至第四并行信号”)D[1:4]，并且输出串行信号D_TX。可以通过不同的信道将第一并行信号至第四并行信号D[1:4]发送(或施加)到复用器10，并且可以通过单个信道将串行信号D_TX输出(或提供)到外部。尽管在工作示例中示出了四(4)个并行信号，但是本领域技术人员将认识到，可以使用任何合理数量的“N”个并行信号，其中，N是大于1的正整数。
[0026]如图1中所示，除复用器10之外，发送器电路1通常还可以包括输出驱动器(DRV)15和时钟生成器20。这里，复用器10可以被理解为响应于第一时钟信号CK1至第四时钟信号CK4输出第一并行信号至第四并行信号D[1:4]。
[0027]因此，参照图2，复用器10可以响应于第一时钟信号CK1输出第一并行信号D1，响应于第二时钟信号CK2输出第二并行信号D2，响应于第三时钟信号CK3输出第三并行信号D3，并且响应于第四时钟信号CK4输出第四并行信号D4。即，复用器10可以执行用于将第一并行信号至第四并行信号D[1:4]转换为单个串行信号D_TX的串行化操作。
[0028]复用器10可以包括第一选择电路11至第四选择电路14。第一选择电路11至第四选择电路14中的每一个可以接收并行信号中的两个或更多个以及时钟信号中的两个或更多个。作为响应，第一选择电路11至第四选择电路14中的每一个可以响应于时钟信号的有效
电平(例如，逻辑高电平(在下文中称为“高”)或逻辑低电平(在下文中称为“低”))或有效沿(例如，上升沿或下降沿)输出对应的并行信号。例如，第一选择电路11可以响应于第一时钟信号CK1的有效沿输出第一并行信号D1，并且可以响应于第二时钟信号CK2的有效沿输出第二并行信号D2。第二选择电路12可以响应于第二时钟信号CK2的有效沿输出第二并行信号D2，并且响应于第三时钟信号CK3的有效沿输出第三并行信号D3。第三选择电路13可以响应于第三时钟信号CK3的有效沿输出第三并行信号D3，并且响应于第四时钟信号CK4的有效沿输出第四并行信号D4。第四选择电路14可以响应于第一时钟信号CK1的有效沿输出第一并行信号D1，并且响应于第四时钟信号CK4的有效沿输出第四并行信号D4。尽管为了便于描述在工作示例中示出了四个时钟信号，但是本领域技术人员将认识到，可以将任何合理数量的“N”个时钟信号和/或“N”个并行信号施加到复用器10，以便于通过响应于(或基于)N个时钟信号对N个并行信号执行串行化操作来生成串行信号D_TX。
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种发送器电路，其接收并行信号并且响应于所述并行信号而输出串行信号，所述发送器电路包括：时钟生成器，其被配置为生成具有各自不同的相位的第一时钟信号；复用器，其包括选择电路，所述选择电路分别被配置为响应于所述第一时钟信号中的至少两个而将所述并行信号中的至少两个选择性地提供到输出节点；以及输出驱动器，其被配置为通过放大所述输出节点处的信号来生成所述串行信号。2.根据权利要求1所述的发送器电路，其中，所述选择电路中的至少两个选择电路响应于所述第一时钟信号中的预设一个将所述并行信号之中的第一并行信号提供到所述输出节点。3.根据权利要求2所述的发送器电路，其中，除了所述至少两个选择电路之外的选择电路与所述输出节点断开，同时所述至少两个选择电路将所述第一并行信号提供到所述输出节点。4.根据权利要求1所述的发送器电路，其中，所述时钟生成器包括：多相位时钟生成器，其被配置为接收参考时钟信号，并且通过延迟所述参考时钟信号来生成具有各自不同的相位的第二时钟信号；以及占空比控制电路，其被配置为通过调整所述第二时钟信号的占空比来生成所述第一时钟信号。5.根据权利要求4所述的发送器电路，其中，所述时钟生成器将所述第一时钟信号的占空比控制为与所述选择电路的数量成反比。6.根据权利要求1所述的发送器电路，其中，所述选择电路中的每一个包括：第一P型晶体管，其被配置为响应于所述并行信号之中的第一并行信号和第二并行信号的第一逻辑电平对所述输出节点进行预充电；以及第一N型晶体管，其被配置为响应于所述第一并行信号和所述第二并行信号的第二逻辑电平使所述输出节点放电。7.根据权利要求6所述的发送器电路，其中，所述选择电路中的每一个包括：与或反相器电路，其被配置为接收所述第一并行信号、所述第一时钟信号之中的与所述第一并行信号对应的第一目标时钟信号、所述第二并行信号、以及所述第一时钟信号中的与所述第二并行信号对应的第二目标时钟信号，并且驱动所述第一P型晶体管；以及或与反相器电路，其被配置为接收所述第一并行信号、通过使所述第一目标时钟信号反相而获得的第一反相目标时钟信号、所述第二并行信号、以及通过使所述第二目标时钟信号反相而获得的第二反相目标时钟信号，并且驱动所述第一N型晶体管。8.根据权利要求7所述的发送器电路，其中，所述与或反相器电路包括：第一局部电路，其被配置为：还响应于所述第一目标时钟信号，响应于第一逻辑电平的所述第一并行信号而导通所述第一P型晶体管；以及第二局部电路，其被配置为：还响应于所述第二目标时钟信号，响应于所述第一逻辑电平的所述第二并行信号而导通所述第一P型晶体管。9.根据权利要求7所述的发送器电路，其中，所述或与反相器电路包括：第三局部电路，其被配置为：还响应于所述第一反相目标时钟信号，响应于第二逻辑电平的所述第一并行信号而导通所述第一N型晶体管；以及
第四局部电路，其被配置为：还响应于所述第二反相目标时钟信号，响应于所述第二逻辑电平的所述第二并行信号而导通所述第一N型晶体管。10.一种发送器电路，其接收并行信号并且输出关于所述并行信号的串行信号，所述发送器电路包括：时...

【专利技术属性】
技术研发人员：朴俊容，金周焕，卞辰瑫，申殷昔，赵泫润，崔荣暾，崔桢焕，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：