采用边缘晶体管电流泄漏抑制以减少FET电流泄漏的场效应晶体管(FET)制造技术

公开了采用边缘晶体管电流泄漏抑制来减少FET电流泄漏的场效应晶体管(FET)和相关方法。FET(200)包括栅极，该栅极包括与半导体层边缘重叠以在边缘晶体管(208E(1)、208E(2))中形成延伸长度的边缘传导沟道的延伸长度的边缘栅极区域(202E(1)、202E(2))。以这种方式，边缘晶体管的阈值电压增加，从而减少了边缘晶体管的电流泄漏和FET的整体电流泄漏。在另一方面，为了使源极区域(S)或漏极区域(D)与FET的本体(214)短接而形成的本体连接注入物(212)在长度上延伸，以在边缘栅极区域的至少一部分下方形成本体连接注入物区域。以这种方式，边缘栅极区域的功函数在电压上增加，从而增加了边缘晶体管的阈值电压并且减少了边缘晶体管和FET的电流泄漏。和FET的电流泄漏。和FET的电流泄漏。

【技术实现步骤摘要】
【国外来华专利技术】采用边缘晶体管电流泄漏抑制以减少FET电流泄漏的场效应晶体管(FET)
[0001]优先申请
[0002]本申请要求在2020年4月24日提交的题为“FIELD
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EFFECT TRANSISTORS(FETs)EMPLOYING EDGE TRANSISTOR CURRENT LEAKAGE SUPPRESSION TO REDUCE FET CURRENT LEAKAGE”的美国专利申请序列号16/857,703的优先权，该申请通过引用整体并入本文。


[0003]本公开的领域涉及场效应晶体管(FET)，并且更具体地涉及用于管理泄漏电流的FET设计。

技术介绍

[0004]晶体管是现代电子器件中必不可少的元件，其中的集成电路(IC)中使用了大量的晶体管。例如，中心处理单元(CPU)和存储系统等元件均使用大量晶体管用于逻辑电路和存储器件。晶体管也用于射频(RF)设备，诸如现代智能手机，并且其他便携式设备已经通过不同射频频段的各种技术扩展了不同无线链路的使用。
[0005]FET可以形成为绝缘体上硅(SOI)衬底FET。SOI衬底FET形成在薄硅层中，该薄硅层通过一层电绝缘体(通常是二氧化硅)与SOI晶片处理衬底的主体隔离。硅层厚度范围从几微米(即，用于电源开关器件的微米(μm)到用于高性能微处理器的不到五百(500)埃)。将有源晶体管与硅衬底的其余部分隔离可以减少电流泄漏，否则该电流泄漏会降低晶体管的性能。由于电活性硅的面积仅限于晶体管周围的直接区域，因此开关速度提高了，并且对“软错误”的敏感性大大降低。SOI衬底FET比体衬底FET具有更高速度、更低功耗和更高RF性能的优势。SOI衬底FET可以形成为介电隔离的互补金属氧化物半导体(CMOS)P型和N型FET。
[0006]图1A和1B图示了示例性单元电路100的俯视图/平面图和侧视图，该示例性单元电路100包括由SOI衬底FET形成的CMOS电路以提供集成电路(IC)。图1B图示了图1A中的单元电路100跨A1‑
A1'轴线的侧视图。如图1A所示，单元电路100包括在X轴和Y轴维度上的布局，其包括P型半导体扩散区域(“P型扩散区域”)102P和N型半导体扩散区域(“N型扩散区域”)102N。如图1A和1B所示，由各自的P型和N型硅层104P、104N形成的P型扩散区域102P和N型扩散区域102N(也称为“硅岛”)形成在作为SOI衬底108的一部分的掩埋氧化物(BOX)层106上，以提供用于形成相应的P型FET(PFET)110P和N型FET(NFET)110N的有源区域。包括绝缘体(例如，氧化物层)和覆盖栅极材料(例如，多晶硅)的栅极112形成在P型扩散区域102P和N型扩散区域102N上方。关于P型扩散区域102P，P型源极区域114S
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P和P型漏极区域114D
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P通过在P型扩散区域102P上方注入或扩散P+材料在栅极112的相对侧上的相应P型扩散区域102P上方形成以形成PFET 110P。P型硅层104P中的P型源极区域114S
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P和P型漏极区域114D
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P之间的区域形成PFET 110P的传导沟道116P。N型硅层104N中的N型源极区域114S
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N和N型漏极区域114D
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N之间的区域形成NFET 110N的传导沟道116N。
[0007]如图1B所示，在SOI衬底108上方形成栅极材料118的工艺在P型扩散区域102P中留
下两(2)个相对的横向(width
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wise)边缘120(1)、120(2)。这是因为在制造单元电路100期间，在P型扩散区域102P之上的P+材料的注入在与浅沟槽隔离(STI)相邻的边缘120(1)、120(2)处将相应的硅层104P分离，以由于硅层104P的薄度在传导沟道116P的中心区域中更低，并且由于STI形成期间的硅消耗，在硅层104P的边缘处更低。由于边缘120(1)、120(2)处的带隙向下弯曲，通常为十分之几伏特(V)，边缘120(1)、120(2)处P+材料注入物的这种减少导致边缘120(1)、120(2)处传导沟道116P的边缘的阈值电压下降。对于每67毫伏(mV)的带弯曲，泄漏电流大约以电流10倍的速率增加。因此，PFET 110P的边缘120(1)、120(2)处的这种注入耗尽可能导致边缘120(1)、120(2)处的泄漏电流。可能期望减小形成在单元电路100中的FET的沟道长度以增加开关速度。然而，阈值电压也随着沟道长度的减小而降低，从而导致泄漏电流增加。由于沟道长度减小而导致的泄漏电流与由于边缘120(1)、120(2)引起的泄漏电流相耦合可能会提供对于由FET形成的给定IC而言不可容忍的泄漏电流。

技术实现思路

[0008]本文公开的各方面包括采用边缘晶体管电流泄漏抑制以减少FET电流泄漏的场效应晶体管(FET)和相关方法。提供包括由半导体层或本体(即硅)形成的传导沟道(conduction channel)的FET。作为示例，FET可以是绝缘体上硅(SOI)FET。通过在半导体层中注入物或扩散掺杂材料，在半导体层中传导沟道的相对两侧形成源极和漏极区域。栅极形成在邻近传导沟道设置的绝缘层上以在传导沟道中产生电场并控制电流在传导沟道中的流动。传导沟道包括形成在与半导体层重叠的栅极边缘处的边缘传导沟道，从而有效地在FET中形成“边缘晶体管”。这些栅极边缘会导致栅极边缘处的注入物或扩散浓度降低，从而减少边缘晶体管处的阈值电压，从而减少FET的阈值电压，从而导致电流泄漏增加。
[0009]在这方面，在本文公开的示例性方面，为了减少FET的电流泄漏，FET包括栅极，该栅极包括与半导体层重叠的边缘栅极区域，该边缘栅极区域在长度上延伸以在FET的边缘晶体管中形成延伸长度的边缘传导沟道。以这种方式，边缘晶体管的阈值电压增加，从而减少了边缘晶体管的电流泄漏和FET的整体电流泄漏。在本文公开的另外的示例性方面，为了进一步减少FET的电流泄漏，在长度上延伸了本体连接注入物，该本体连接注入物被形成为使源极或漏极区域与FET的本体短接并且具有与源极或漏极注入物相反的极性以在边缘栅极区域的至少一部分内形成边缘本体连接注入物区域。通过形成边缘本体连接注入物区域，边缘栅极区域的功函数在电压上增加，从而增加了FET的边缘晶体管的阈值电压。增加边缘栅极区域的阈值电压会减少边缘晶体管的电流泄漏和FET的总电流泄漏。
[0010]在其他示例性方面，可以控制栅极的边缘栅极区域的面积以控制FET的寄生电容。FET的寄生电容受有源区域上的栅极面积以及栅极与源极或漏极注入物之间的距离影响。栅极的边缘栅极区域的形状可以设计为提供与半导体层重叠的期望的延伸长度，也可以设计为控制边缘栅极区域的面积以控制栅极的整体面积。
[0011]在这方面，在一个示例性方面，提供了一种FET。FET包括：包括半导体材料的半导体层。FET还包括设置在半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种场效应晶体管(FET)，包括：半导体层，包括半导体材料；栅极，设置在所述半导体层上方，所述栅极包括：中心栅极区域，设置在所述半导体层的第一区域上方，以在所述半导体层的所述第一区域中形成中心传导沟道，所述中心栅极区域沿着第一纵向轴线设置，并且具有第一端部和与所述第一端部相对的第二端部，所述中心栅极区域沿着与所述第一纵向轴线正交的第二纵向轴线具有第一长度；以及边缘栅极区域，覆盖所述半导体层的端部区域以在所述半导体层的所述端部区域中形成边缘传导沟道，所述边缘栅极区域沿着与所述第一纵向轴线正交的所述第二纵向轴线设置，并且邻近所述中心栅极区域的所述第一端部设置，所述边缘栅极区域具有比所述第一长度更长的第二长度；第一极性的源极区域，在所述半导体层内并且沿着与所述第一纵向轴线正交的第三纵向轴线设置在所述中心传导沟道的第一侧上；所述第一极性的漏极区域，在所述半导体层内并且设置在与所述中心传导沟道的所述第一侧相对的所述中心传导沟道的第二侧上，并且沿着所述第三纵向轴线设置；中心晶体管，由设置在所述半导体层上方的所述中心栅极区域限定，所述中心晶体管具有第一阈值电压；边缘晶体管，由设置在所述半导体层上方的所述边缘栅极区域限定，所述边缘晶体管具有第二阈值电压；以及与所述第一极性相反的第二极性的注入物，并且所述注入物沿着平行于所述第二纵向轴线的第四纵向轴线设置，并且位于所述边缘栅极区域的至少一部分下方至所述中心栅极区域的所述第一端部。2.根据权利要求1所述的FET，其中，所述栅极还包括：第二边缘栅极区域，覆盖所述半导体层的第二端部区域，以在所述半导体层的所述第二端部区域中形成第二边缘传导沟道，所述第二边缘栅极区域沿着与所述第一纵向轴线正交的第五纵向轴线设置并且邻近所述中心栅极区域的所述第二端部设置，所述第二边缘栅极区域具有比所述第一长度更长的第三长度。3.根据权利要求2所述的FET，其中，所述第二边缘栅极区域的所述第三长度等于所述边缘栅极区域的所述第二长度。4.根据权利要求1所述的FET，其中，所述边缘栅极区域包括至少一个空隙区域，以控制所述边缘栅极区域与所述边缘传导沟道之间的电容。5.根据权利要求1所述的FET，其中，所述注入物包括：中心注入物区域，沿着所述第四纵向轴线设置，并且具有第一端部和第二端部，所述第一端部设置在所述第四纵向轴线的第一端部处，所述第二端部设置在所述第四纵向轴线的与所述第一端部相对的第二端部处；以及边缘注入物区域，位于所述边缘栅极区域的至少所述一部分下方，所述边缘注入物区域沿平行于所述第二纵向轴线的第五纵向轴线设置。
6.根据权利要求2所述的FET，其中，所述注入物包括：中心注入物区域，沿着所述第四纵向轴线设置，并且具有第一端部和第二端部，所述第一端部设置在所述第四纵向轴线的第一端部处，所述第二端部设置在所述第四纵向轴线的与所述第一端部相对的第二端部处；边缘注入物区域，位于所述边缘栅极区域的至少所述一部分下方，所述边缘注入物区域沿平行于所述第二纵向轴线的所述第五纵向轴线设置；以及第二边缘注入物区域，位于所述第二边缘栅极区域的至少一部分下方，所述第二边缘注入物区域沿平行于所述第五纵向轴线的第六纵向轴线设置。7.根据权利要求1所述的FET，其中：所述半导体层还包括位于所述源极区域和所述漏极区域下方的半导体本体；以及所述注入物包括电耦合到所述源极区域或所述漏极区域和所述半导体本体的本体连接注入物。8.根据权利要求7所述的FET，还包括：衬底；以及掩埋氧化物(BOX)层，设置在所述衬底上；所述半导体本体，设置在所述BOX层上。9.根据权利要求1所述的FET，其中，所述第二阈值电压等于或大于所述第一阈值电压。10.根据权利要求1所述的FET，其中，所述第二阈值电压比所述第一阈值电压高至少300毫伏(mV)。11.根据权利要求1所述的FET，其中，所述第二阈值电压与所述第一阈值电压的比率至少为1.5。12.根据权利要求1所述的FET，其中，所述边缘栅极区域的功函数大于或等于所述中心栅极区域的功函数。13.根据权利要求1所述的FET，其中，所述边缘晶体管的电流泄漏与所述中心晶体管的电流泄漏的比率至少为5.0。14.根据权利要求1所述的FET，其中，所述边缘栅极区域的所述第二长度比所述中心栅极区域的所述第一长度长至少0.1微米(μm)。15.根据权利要求1所述的FET，其中，所述边缘栅极区域的所述第二长度与所述中心栅极区域的所述第一长度的比率至少为1.02。16.根据权利要求7所述的FET，其中：所述半导体本体包括N阱；所述源极区域包括P型源极区域；所述漏极区域包括P型漏极区域；所述中心传导沟道包括N型中心传导沟道；所述边缘传导沟道包括N型边缘传导沟道；以及所述注入物包括N型材料。17.根据权利要求7所述的FET，其中：所述半导体本体包括P阱；所述源极区域包括N型源极区域；
所述漏极区域包括N型漏极区域；所述中心传导沟道包括P型中心传导沟道；所述边缘传导沟道包括P型边缘传导沟道；以及所述注入物包括P型材料。18.根据权利要求1所述的FET，所述FET被集成到设备中，所述设备选自由以下各项组成的组中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视机；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；汽车；车辆部件；航空电子系统；无人机和多旋翼飞行器。19.一种制造场效应晶体管(FET)的方法，包括：形成包括半导体材料的半导体层；在所述半导体层上方形成栅极，所述栅极包括：中心栅极区域，设置在所述半导体层的第一区域上方以在所述半导体层的所述第一区域中形成中心传导沟道，所述中心栅极区域沿着第一纵向轴线设置，并且具有第一端部和与所述第一端部相对的第二端部，所述中心栅极区域沿着与所述第一纵向轴线正交的第二纵向轴线具有第一长度；以及边缘栅极区域，覆盖所述半导体层的...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：