一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片及其制备方法技术

本发明专利技术为一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片及其制备方法，涉及一种SOI衬底上单片光电集成的平面型锗雪崩光电探测阵列芯片及其制备方法，提供在SOI衬底上实现拥有p+

【技术实现步骤摘要】
一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片及其制备方法


[0001]本专利技术涉及光电子
，尤其涉及一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片及其制备方法。

技术介绍

[0002]SOI技术拥有寄生电容小、集成度高、工作速度快、工艺简单、低压低功耗和低漏电流等。特别是全耗尽型SOI(Fully depleted SOI,FD
‑
SOI)MOSFET，其寄生电容更小、工作速度更快、功耗更低、抗辐射性能极强，引起了学术界与工业界的极大兴趣。鉴于硅材料拥有较高的倍增系数，SOI技术可兼顾锗雪崩光电探测器(Avalanche Photodiode,APD)和晶体管的关键性能指标，顶部硅层既可作为锗APD的倍增层，亦可作为FDSOI晶体管的沟道材料。对于锗APD而言，其吸收层采用异质外延的锗材料，拥有较高的吸收系数，是非常重要的硅基光电子材料。因此，SOI衬底上同时实现高性能的锗APD和FDSOI晶体管显得尤为重要，是实现高性能短波红外成像芯片的重要研究内容。
[0003]雪崩光电二极管(APD)比普通的二极管灵敏度更高。它的优势是低光探测和光子计数。用APD代替普通的PIN光电探测器可提高器件的灵敏度。对于长波长的光信号锗材料作为吸收层，但是由于硅有更低的倍增噪声，因此APD器件的倍增层经常使用硅材料。由于他们各自具有性能优势，APD主要应用于测量低波长光信号、光谱信号、通信传输、光纤通信、测距、工业检验和其他各种医学科学仪器。与台面型锗APD相比，平面结构可以避免台面侧墙对暗电流作用，进一步降低了暗计数率。因此，平面型锗APD阵列芯片可在更高的工作温度下工作，单光子探测效率也会得到很大改善。
[0004]当前，多数Ge APDs多数在Si衬底上直接生长；尽管有个别的文献报道在SOI衬底上实现Ge APDs阵列，但其没有与硅读出电路连接，且Ge APDs阵列仅可以通过键合的方法与硅读出电路连接，从而实现对信号的集成、放大与多路复用，键合的方法为目前主流的方式，存在热预算的问题，制备工艺难度较大且工艺稳定性差；
[0005]尽管已有锗红外探测器与FDSOI读出电路通过键合的方式实现异质芯片集成，但其制备工艺复杂，制备成本高，分辨率低，规模化生产困难，实现单片集成的短波红外成像芯片有利于简化制备工艺，可实现更低成本、更低功耗、更高分辨率的短波红外相机。
[0006]目前，基于SOI衬底的光子器件与电子器件研究进展迅速，主要包括：SOI基激光器、SOI基探测器、SOI基调制器、SOI基光波导、SOI基晶体管等，器件的关键性能均显著提升。特别是FD
‑
SOI(Full
‑
depleted SOI)技术，其埋氧化层(BOX)和顶部硅厚度均较薄，寄生电容更小、速度更快、功耗更低、抗辐射性能极强，可实现对先进纳米节点工艺制程下晶体管电流的有效控制和阈值电压的灵活调控。现在随着FDSOI技术逐渐成熟，FD
‑
SOI生态圈已初具规模，相关技术产品可广泛应用于汽车电子、IT网路基础设施、伺服器、消费电子、物联网、雷达、供电电池、可穿戴电子、网络机器学习、人工智能和智能驾驶等领域，具有重大的科学价值与经济利益。此外，将FDSOI晶体管与锗APD集成在同一衬底上，其制备工艺更加简
单，有望实现更低成本、更低功耗、更高分辨率的短波红外成像芯片。
[0007]参考文献：
[0008]1、“Geiger
‑
mode avalanche photodiode arrays fabricated on SOI engineered
‑
substrates”；
[0009]2、“Development for germanium blocked impurity band far
‑
infrared image sensors with fully
‑
depleted silicon
‑
on
‑
insulator CMOS readout integrated circuit”；
[0010]3、“High
‑
definition Visible
‑
SWIR InGaAs Image Sensor using Cu
‑
Cu Bonding of III
‑
V to Silicon Wafer”。

技术实现思路

[0011]针对上述技术问题，本专利技术提供了一种在SOI衬底上实现拥有p+
‑
Ge/i
‑
Ge/p
‑
Si/i
‑
Si/n+
‑
Si垂直结构的Ge/Si/SOI衬底的制备方法，旨在为锗APD阵列芯片和FD
‑
SOI读出电路的单片光电集成提供衬底材料基础；借助SOI衬底顶部硅材料拥有较高的倍增系数与载流子迁移率，兼顾锗APD和FDSOI晶体管性能；同时本专利技术提供SOI衬底上锗APD阵列芯片的单片光电集成方案，简化制备工艺步骤，降低成本。
[0012]为了实现以上目的，本专利技术提供了以下技术方案：
[0013]一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片制备方法，其特征在于，包括：
[0014]在SOI由下至上依次形成垂直堆叠结构层，所述垂直堆叠结构层为PI
‑
PIN垂直堆叠结构，形成衬底；
[0015]所述PI
‑
PIN垂直堆叠结构中的PIN结构为在i
‑
Si层中通过掺杂在上层形成p
‑
Si区；
[0016]然后在所述第三衬底中自上至下进行垂直刻蚀至裸露出SOI的BOX层，将衬底分隔成光电探测器区域和晶体管区域；
[0017]其中光电探测器区域形成APD；
[0018]所述p
‑
Si区的宽度小于光电探测器区域的宽度；
[0019]在晶体管区域刻蚀掉垂直堆叠结构，在裸露出的SOI的i
‑
Si层上形成栅极和源漏极，形成晶体管；
[0020]将所述晶体管和所述光电探测器结构进行电连接。
[0021]一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片，在SOI衬底上包括多个探测器单元，每个探测器单元包括平面型光电探测器和晶体管；
[0022]所述平面型光电探测器，其设置在SOI衬底上，其为PI
‑
PIN垂直堆叠结构；
[0023]所述PI
‑
PIN垂直堆叠结构中的PIN结构包括在i
‑
Si层中通过掺杂在上层形成p
‑
Si区；所述p
‑
Si区尺寸小于PI
‑
PIN垂直堆叠结构的尺寸；
[0024]SOI衬底的i...

【技术保护点】

【技术特征摘要】
1.一种SOI上单片光电集成的平面型雪崩光电探测阵列芯片制备方法，其特征在于，包括：在SOI由下至上依次形成垂直堆叠结构层，所述垂直堆叠结构层为PI
‑
PIN垂直堆叠结构，形成衬底；所述PI
‑
PIN垂直堆叠结构中的PIN结构为在i
‑
Si层中通过掺杂在上层形成p
‑
Si区；然后在所述第三衬底中自上至下进行垂直刻蚀至裸露出SOI的BOX层，将衬底分隔成光电探测器区域和晶体管区域；其中光电探测器区域形成APD；所述p
‑
Si区的宽度小于APD的宽度；在晶体管区域刻蚀掉垂直堆叠结构，在裸露出的SOI的i
‑
Si层上形成栅极和源漏极，形成晶体管；将所述晶体管和所述光电探测器结构进行电互连。2.根据权利要求1所述的集成方法，其特征在于，所述垂直堆叠结构自上至下依次为p+
‑
Ge层、本征i
‑
Ge层、p
‑
Si区、本征i
‑
Si层、n型重掺杂Si层。3.根据权利要求2所述的集成方法，其特征在于，所述n型重掺杂Si层、本征i
‑
Si层的厚度均为0.5
‑
2μm。4.根据权利要求2所述的集成方法，其特征在于，p
‑
Si区的厚度为100nm。5.根据权利要求2所述的集成方法，其特征...

【专利技术属性】
技术研发人员：亨利，
申请(专利权)人：广州诺尔光电科技有限公司，
类型：发明
国别省市：