一种高阻值半导体结构、自旋电子器件结构及其制备方法技术

本发明专利技术提供了一种高阻值半导体结构及其制备方法。该结构包括：自下而上依次为衬底、高阻值缓冲层、拓扑材料层，高阻值缓冲层为III

【技术实现步骤摘要】
一种高阻值半导体结构、自旋电子器件结构及其制备方法


[0001]本专利技术涉及自旋电子材料技术邻域，具体涉及一种高阻值半导体结构及其制备方法和自旋电子器件。

技术介绍

[0002]自旋电子器件是一种将电子自旋作为信息载体的器件，能够实现自旋的产生，输运和探测。在后摩尔时代，由于半导体电子器件的热量耗散问题和小型化问题日益突出，具有低功耗、非易失性、高速和高集成度等优点的自旋电子器件成为了当下的研究热点。
[0003]在自旋电子器件中，实现自旋
‑
电流信号的转化是器件工作过程中关键的一步。传统的自旋电子器件主要利用磁性材料实现自旋
‑
电流的转化。近些年，一些拓扑材料，例如灰锡（α
‑
Sn），被发现具有较高的自旋
‑
电流转化效率，因此这类材料逐渐被用于自旋电子器件方面的研究，且在自旋电子器件方面有着良好的应用前景。
[0004]然而，目前高质量拓扑材料层的制备也面临着一些问题。目前，用于外延法生长拓扑材料层的衬底主要是InSb衬底和CdTe衬底。InSb衬底作为一种成熟的商业化衬底，表面质量好，处理工艺成熟，能够用于生长高质量的拓扑材料层，但是由于InSb衬底电阻率低，载流子迁移率高，因此会产生分流效应，对拓扑材料层输运性质的测试和器件应用产生不理影响。CdTe衬底具有更高的电阻率，能够避免分流效应，但是CdTe并不是成熟的商业化衬底，表面质量较差，处理工艺也不成熟，因此得到的拓扑材料层质量也较差。因此，要将拓扑材料层用于自旋电子器件，如何在保证薄膜质量的同时减少衬底带来的分流效应是一个亟待解决的问题。

技术实现思路

[0005]本专利技术的目的在于提供一种高阻值半导体结构，能保证其拓扑材料层质量的同时，减小衬底分流效应的影响，使得拓扑材料层能够用于优良性能的自旋电子器件。
[0006]为实现上述专利技术目的，本专利技术提供了一种高阻值半导体结构，包括：衬底、高阻值缓冲层和拓扑材料层，高阻值缓冲层为III
‑
V族半导体层，厚度为5
‑
50 nm。
[0007]优选地，高阻值缓冲层的材料为In
x
Ga1‑
x
Sb、In
x
Al1‑
x
Sb或InAs1‑
x
Sb
x
合金(0≤x≤1)。
[0008]优选地，衬底的材料选用Cd
y
Zn1‑
y
Te(0≤y≤1)。
[0009]优选地，拓扑材料层为α
‑
Sn1‑
z
Ge
z
（0≤z≤0.5）。
[0010]优选地，拓扑材料层的厚度为0.1
‑
200 nm。
[0011]本专利技术提供了一种基于高阻值半导体结构的自旋电子器件结构，包括上述高阻值半导体结构、位于拓扑材料层上表面的自旋注入层和位于自旋注入层/拓扑材料层界面两侧的电极。
[0012]优选地，自旋注入层从上到下依次为铁磁材料层，保护层。
[0013]本专利技术还提供了一种高阻值半导体结构的制备方法，包括：提供Cd
y
Zn1‑
y
Te衬底，
其中0≤y≤1；用原子氢或者离子溅射进行表面处理；通过分子束外延的方法在衬底上生长高阻值缓冲层，厚度为5
‑
50 nm；将衬底温度升高至300℃以上，退火10
‑
30 min；通过分子束外延的方法在高阻值缓冲层上生长拓扑材料层。优选地，所述高阻值缓冲层的材料为In
x
Ga1‑
x
Sb、In
x
Al1‑
x
Sb或InAs1‑
x
Sb
x
合金（0≤x≤1），所述拓扑材料层为α
‑
Sn1‑
z
Ge
z
（0≤z≤0.5）。
[0014]优选地，原子氢或离子溅射的处理时间为30
‑
120 min。
[0015]优选地，生长高阻值缓冲层时衬底温度保持在300℃以下。
[0016]通过上述技术方案可以看出，本专利技术通过在拓扑材料层和衬底之间增加高阻值缓冲层，在保证拓扑材料层质量的同时，能够避免衬底的分流效应，从而使得拓扑材料层能够用于性能优良的自旋电子器件。同时，本专利技术的制备方法通过低温外延生长、高温退火的方式在Cd
y
Zn1‑
y
Te衬底上可得到高阻值缓冲层，从而为后期高质量拓扑材料层的生长提供基础。
附图说明
[0017]图1为本专利技术中高阻值半导体结构的示意图。
[0018]图2为本专利技术中自旋电子器件结构的示意图。
[0019]图3为本专利技术中自旋电子器件的自旋注入层的结构示意图。
[0020]图4为实施例1中的结构表征结果。
[0021]图5为实施例1中的高阻值InSb缓冲层的电学性质。
具体实施方式
[0022]下面结合附图和具体实施例对本专利技术做进一步详细说明。
[0023]本专利技术提供了一种高阻值半导体结构，如图1所示，包括：衬底1、高阻值缓冲层2、以及拓扑材料层3。其中，高阻值缓冲层为III
‑
V族半导体层，同时高阻值缓冲层的厚度为5
‑
50nm。在本专利技术的结构中，由于高阻值缓冲层为III
‑
V族半导体材料，可以通过III
‑
V族半导体材料的合金化有效地调节晶格常数与所用拓扑材料匹配，形成更为稳定的结构；同时，超薄的高阻值缓冲层及其内部形成的纳米结构可以有效地降低载流子浓度和迁移率，实现电阻值数量级上的提升，减少分流效应的产生，形成更高质量的器件结构。优选地，高阻值缓冲层的厚度为10
‑
30 nm。
[0024]在本专利技术中，高阻值缓冲层的材料可以是In
x
Ga1‑
x
Sb、In
x
Al1‑
x
Sb、InAs1‑
x
Sb
x
(0≤x≤1)。此类材料可以通过合金化拓宽缓冲层材料的晶格常数，应用更为广泛，特别是与不同组分的α
‑
Sn1‑
z
Ge
z
的晶体结构和晶格常数实现匹配，有利于提高拓扑材料的晶体质量以及相应的器件性能。除此之外，这三组材料的选择可以拓宽缓冲层材料的带隙范围，为器件结构的能带设计提供更多的选择。
[0025]在本专利技术中，衬底1为常用的高电阻率衬底，优选地，衬底的材料为Cd
y
Zn1‑
y
Te，其中0≤y≤1。
[0026]在本专利技术中，拓扑材料层3优选为α
‑
Sn1‑
z
Ge
z
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【技术保护点】

【技术特征摘要】
1.一种高阻值半导体结构，其特征在于，包括衬底、高阻值缓冲层和拓扑材料层，所述高阻值缓冲层为III
‑
V族半导体层，其中，所述高阻值缓冲层的厚度为5
‑
50 nm。2.根据权利要求1所述的高阻值半导体结构，其特征在于，所述高阻值缓冲层的材料为In
x
Ga1‑
x
Sb、In
x
Al1‑
x
Sb或InAs1‑
x
Sb
x
合金，其中0≤x≤1。3.根据权利要求1所述的高阻值半导体结构，其特征在于，所述衬底的材料为Cd
y
Zn1‑
y
Te，其中0≤y≤1。4.根据权利要求1所述的高阻值半导体结构，其特征在于，所述拓扑材料层为α
‑
Sn1‑
z
Ge
z
，其中，0≤z≤0.5。5.根据权利要求4所述的高阻值半导体结构，其特征在于，所述拓扑材料层的厚度为0.1
‑
200 nm。6.一种自旋电子器件结构，其特征在于，包括权利要求1
‑
...

【专利技术属性】
技术研发人员：芦红，李秉欣，丁元丰，谢景龙，
申请(专利权)人：南京磊帮半导体科技有限公司，
类型：发明
国别省市：