一种4H-SiC基超结功率MOSFET结构制造技术

本实用新型专利技术公开了一种4H

【技术实现步骤摘要】
一种4H
‑
SiC基超结功率MOSFET结构


[0001]本技术涉及到半导体功率器件
，具体涉及一种4H
‑
SiC基超结功率MOSFET结构。

技术介绍

[0002]超结功率MOSFET(即金属
‑
氧化物
‑
半导体场效应晶体管)是为改善传统功率MOSFET中击穿电压(BV)与比导通电阻(R
ON,SP
)之间的矛盾而提出的结构，它将击穿电压与比导通电阻之间的关系由传统功率MOSFET的2.5次方改写为1.3次方，极大地降低了功率MOSFET的导通电阻，减小了芯片的面积，因此被广泛地应用于中低功率电源设备中。
[0003]4H
‑
SiC基超结功率MOSFET是一个少子导电器件，导通时只有一种载流子参与导电，比如在n型沟道器件中，只有电子参与导电，电子在超结结构的n柱中流动；与此同时超结结构中的p柱则对器件导通电流的能力没有贡献，它的作用在于正向阻断时提供电离受主杂质，以便吸收n柱中的电离施主杂质发出的电力线，从而提高器件的击穿电压。因此，如何利用p柱导电进一步提高器件导通电流的能力，降低器件的比导通电阻，减小芯片面积则成为新的研究方向。
[0004]基于上述研究方向提出的4H
‑
SiC基超结功率IGBT结构是一种行而有效的方案，其结构参见附图1，它将电子和空穴这两种载流子都利用起来导通电流，其中电子和空穴是以非平衡载流子的形式参与导电，它们在漂移区中形成电导调制，极大地降低了器件的比导通电阻。然而，该器件仍旧存在关断时间长、开光功耗较大的缺陷。

技术实现思路

[0005]针对现有技术的不足，本技术的目的是提供一种4H
‑
SiC基超结功率MOSFET结构，以缩短关断时间、减小开关功耗。
[0006]为达到上述目的，本技术采用的技术方案如下：
[0007]一种4H
‑
SiC基超结功率MOSFET结构，其关键在于：其元细胞结构包括漏极、源极与栅极，还包括耐压层、缓冲阻挡层、半导体体区、半导体源区以及半导体衬底层，所述耐压层设于所述缓冲阻挡层的上方，在所述耐压层的上侧设置所述半导体体区，所述半导体源区位于所述半导体体区内，所述栅极覆盖在部分所述耐压层、部分所述半导体体区以及部分半导体源区的表面，在所述半导体体区还形成有沉降槽，在所述沉降槽内设置所述源极，且该源极还与所述半导体源区通过导体相连，所述半导体衬底层覆盖在所述缓冲阻挡层的下表面，在所述半导体衬底层的下表面覆盖导体形成所述漏极。
[0008]进一步的，所述耐压层由相互接触的具有某一种导电类型的第一半导体漂移区以及具有与所述第一半导体漂移区的导电类型相反的导电类型的第二半导体漂移区构成，所述第一半导体漂移区的上表面与所述栅极、部分所述半导体体区的下表面相接触，所述第二半导体漂移区的上表面与所述半导体体区相接触。
[0009]进一步的，所述第一半导体漂移区在竖向上的高度小于所述第二半导体漂移区。
[0010]进一步的，所述第一半导体漂移区和第二半导体漂移区所形成的超结结构的排列方式包括但不限于条形、六角形、矩形或者圆形中的任意一种。
[0011]进一步的，所述缓冲阻挡层由至少一个半导体缓冲区与至少一个半导体少子阻挡区构成，所述半导体缓冲区与所述耐压层、半导体衬底层相接触，所述半导体少子阻挡区位于所述半导体缓冲区之外并与所述耐压层、半导体衬底层相接触。
[0012]进一步的，所述半导体少子阻挡区相对于所述半导体缓冲区在纵向方向上的厚度增加。
[0013]进一步的，所述栅极由栅绝缘层、半导体多晶硅栅层以及导电层构成，所述栅绝缘层覆盖在部分所述耐压层、部分所述半导体体区以及部分所述半导体源区，所述半导体多晶硅栅层与导电层依次覆盖在所述栅绝缘层的上表面。
[0014]本技术的显著效果是：
[0015]1、通过将半导体体区下沉，并将源极设于下沉位置，从而缩短了关断时间、减小了开关功耗，同时还有效缩短了电流路径，减小了器件元胞尺寸，进而减小了器件面积，提升了MOSFET器件的UIS雪崩耐量能力；
[0016]2、通过MOSFET栅极结构及受MOSFET驱动的双极结型晶体管使第一种导电类型和第二种导电类型的载流子分别在所述半导体第一漂移区和所述半导体第二漂移区中流动，同时通过所述半导体少子阻挡区阻挡第二种导电类型的载流子进入所述半导体第一漂移区中，从而避免了在所述耐压层中形成电导调制。
附图说明
[0017]图1是传统4H
‑
SiC基超结功率IGBT的结构示意图；
[0018]图2是本技术的4H
‑
SiC基超结功率MOSFET结构示意图。
具体实施方式
[0019]下面结合附图对本技术的具体实施方式以及工作原理作进一步详细说明。
[0020]如图2所示，一种4H
‑
SiC基超结功率MOSFET结构，由多个重复元胞结构相互拼接而成，其元细胞结构包括漏极10、源极20、栅极30、耐压层40、缓冲阻挡层50、半导体体区60、半导体源区70以及半导体衬底层80，所述耐压层40设于所述缓冲阻挡层50的上方，在所述耐压层40的上侧设置所述半导体体区60，所述半导体源区70位于所述半导体体区60内，所述漏极30覆盖在部分所述耐压层40、部分所述半导体体区60以及部分半导体源区70的表面，在所述半导体体区60还形成有沉降槽，在所述沉降槽内设置所述源极20，且该源极20还与所述半导体源区70通过导体相连，所述半导体衬底层80覆盖在所述缓冲阻挡层50的下表面，在所述半导体衬底层80的下表面覆盖导体形成所述漏极10。
[0021]如图2所示，所述栅极30由栅绝缘层31、半导体多晶硅栅层32以及导电层33构成，所述栅绝缘层31覆盖在部分所述耐压层40、部分所述半导体体区60以及部分所述半导体源区70，所述半导体多晶硅栅层32与导电层33依次覆盖在所述栅绝缘层31的上表面。
[0022]本例中，所述耐压层40由相互接触的具有第一种导电类型的第一半导体漂移区41以及具有与所述第一半导体漂移区41的导电类型相反的导电类型即第二种导电类型的第二半导体漂移区42构成，其中，所述第一种导电类型为N型，则第二种导电类型为P型；所述
第一半导体漂移区41的上表面与所述栅极30、部分所述半导体体区60的下表面相接触，所述第二半导体漂移区42的上表面与所述半导体体区60相接触，所述第一半导体漂移区41在竖向上的高度小于所述第二半导体漂移区42。
[0023]可选的，所述第一半导体漂移区41和第二半导体漂移区42所形成的超结结构的排列方式包括但不限于条形、六角形、矩形或者圆形中的任意一种。
[0024]本例中，所述缓冲阻挡层50由至少一个半导体缓冲区51与至少一个半导体少子阻挡区52构成，所述半导体缓冲区51与所述耐压层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种4H
‑
SiC基超结功率MOSFET结构，其元细胞结构包括漏极、源极与栅极，其特征在于：还包括耐压层、缓冲阻挡层、半导体体区、半导体源区以及半导体衬底层，所述耐压层设于所述缓冲阻挡层的上方，在所述耐压层的上侧设置所述半导体体区，所述半导体源区位于所述半导体体区内，所述栅极覆盖在部分所述耐压层、部分所述半导体体区以及部分半导体源区的表面，在所述半导体体区还形成有沉降槽，在所述沉降槽内设置所述源极，且该源极还与所述半导体源区通过导体相连，所述半导体衬底层覆盖在所述缓冲阻挡层的下表面，在所述半导体衬底层的下表面覆盖导体形成所述漏极。2.根据权利要求1所述的4H
‑
SiC基超结功率MOSFET结构，其特征在于：所述耐压层由相互接触的具有某一种导电类型的第一半导体漂移区以及具有与所述第一半导体漂移区的导电类型相反的导电类型的第二半导体漂移区构成，所述第一半导体漂移区的上表面与所述栅极、部分所述半导体体区的下表面相接触，所述第二半导体漂移区的上表面与所述半导体体区相接触。3.根据权利要求2所述的4H
‑
SiC基超结功率MOSFET结构，其特征在于：所述第一半导...

【专利技术属性】
技术研发人员：谢速，
申请(专利权)人：杰平方半导体上海有限公司，
类型：新型
国别省市：