逻辑控制芯片模块化设计的方法及逻辑控制芯片技术

本申请公开了一种逻辑控制芯片模块化设计的方法及逻辑控制芯片，该逻辑控制芯片包括至少两个一级子模块，一级子模块包括至少一个二级子模块与至少一个宏单元，一级子模块通过二级子模块控制宏单元，以对存储芯片进行读写操作，存储芯片与逻辑控制芯片三维异质集成连接；其中，一级子模块的处理容量基于存储芯片的存储容量确定，二级子模块的处理容量基于二级子模块所属的一级子模块的处理容量确定。本申请通过将逻辑控制芯片模块化，由二级子模块实现自身时序和物理收敛，并由一级子模块调用并判断其是否在一级自模块内收敛，由一级子模块实现自身时序和物理收敛，并由顶层调用并判断其在顶层同样收敛，进而实现并行设计、增加设计冗余并解决大规模芯片存在时序违例多及物理收敛难等问题。物理收敛难等问题。物理收敛难等问题。

【技术实现步骤摘要】
逻辑控制芯片模块化设计的方法及逻辑控制芯片


[0001]本申请涉及逻辑控制芯片领域，特别是涉及一种逻辑控制芯片模块化设计的方法及逻辑控制芯片。

技术介绍

[0002]在三维集成电路应用中，为提升芯片的性能，逻辑控制芯片(Logic Control Chip)规模通常达到数千万门级，并且伴随工艺尺寸的提升，芯片规模变大、功耗要求更高、逻辑复用单元数量增多，给数字后端工作引入诸多难题。
[0003]在逻辑控制芯片中，由于与DRAM混合键合(Hybrid Bonding)的宏单元(HB Macro)的位置固定，且通常宽度较大(>800um)，对芯片的布局规划(Floorplan)要求较高。同时，数据需要穿越多个模块才能到达对应的单元，大规模芯片的同步时钟需要跨越多个区域，造成时序违例多、长线数量大、物理收敛难等问题，进而造成EDA(电子设计自动化，Electronics Design Automation)工具优化效率低，使项目周期加长。并且由于DRAM存储容量的增加，在高带宽的数据处理要求下，作为逻辑芯片必须的NOC(Network On Chip，片上网络)单元、存储控制单元(Memory Controller)以及运算单元(Process Engine)的面积设计均较大，且彼此之间的数据交互频繁，数据通路多，也同样容易造成时序违例和长线串扰问题。

技术实现思路

[0004]本申请至少提供一种逻辑控制芯片模块化设计的方法及逻辑控制芯片，用于解决大规模芯片造成时序违例多、长线数量大、物理收敛难以及长线串扰的问题。
[0005]本申请第一方面提供了一种逻辑控制芯片，该逻辑控制芯片包括至少两个一级子模块，一级子模块包括至少一个二级子模块与至少一个宏单元，一级子模块通过二级子模块控制宏单元，以对与存储芯片进行读写操作，存储芯片与逻辑控制芯片三维异质集成连接；
[0006]其中，一级子模块的处理容量基于存储芯片的存储容量确定，二级子模块的处理容量基于二级子模块所属的一级子模块的处理容量确定。
[0007]可选地，一级子模块的处理容量总和等于存储芯片的存储容量，二级子模块的处理容量总和等于所属的一级子模块的处理容量。
[0008]可选地，一级子模块还包括至少一个端口，一级子模块通过至少一个端口与其他一级子模块实行交互功能；
[0009]其中，端口设置于一级子模块靠近其他一级子模块的一侧。
[0010]可选地，一级子模块还包括至少一个异步单元，至少一个异步单元设置于端口，用于控制多个一级子模块的时钟彼此异步；
[0011]其中，异步单元靠近端口设置。
[0012]可选地，逻辑控制芯片还包括片上网络电路，片上网络电路分布于多个一级子模
块中，用于实现多个一级子模块之间的数据通讯。
[0013]本申请第二方面提供了一种逻辑控制芯片模块化设计的方法，该方法包括：
[0014]将逻辑控制芯片划分为多个一级子模块；
[0015]将逻辑控制芯片的存储控制器划分为多个二级子模块；
[0016]对多个一级子模块分别进行物理实施，以使每个一级子模块包括至少一个宏单元与至少一个二级子模块；
[0017]对多个一级子模块进行时序修复以及物理修复；
[0018]提取多个一级子模块的数据模型，通过逻辑控制芯片的顶层实现统一收敛；
[0019]其中，一级子模块通过二级子模块控制宏单元，以对存储芯片进行读写操作，存储芯片与逻辑控制芯片三维异质集成连接，一级子模块的处理容量基于存储芯片的存储容量确定，二级子模块的处理容量基于二级子模块所属的一级子模块的处理容量确定。
[0020]可选地，对多个一级子模块分别进行物理实施的步骤，包括：
[0021]根据多个一级子模块得到综合网表；
[0022]根据综合网表进行物理实施和数据收敛。
[0023]可选地，将逻辑控制芯片的存储控制器划分为多个二级子模块的步骤，包括：
[0024]对多个二级子模块分别进行物理实施和数据收敛；
[0025]根据综合网表对多个二级子模块进行例化，以使一级子模块调用至少一个例化后的二级子模块。
[0026]可选地，提取多个一级子模块的数据模型，通过逻辑控制芯片的顶层实现统一收敛的步骤，包括：
[0027]对逻辑控制芯片的顶层进行综合，以得到顶层综合网表；
[0028]根据顶层综合网表评估顶层时序和布局；
[0029]根据多个数据模型进行顶层物理实施；
[0030]判断逻辑控制芯片整体设计是否收敛；
[0031]若是，则完成顶层统一收敛。
[0032]可选地，方法还包括：
[0033]判断一级子模块调用的至少一个二级子模块是否完成数据收敛；
[0034]响应于至少一个二级子模块完成数据收敛，判断顶层调用的多个一级子模块是否完成数据收敛；
[0035]响应于多个一级子模块完成数据收敛，执行判断逻辑控制芯片整体设计是否收敛的步骤。
[0036]本申请的有益效果是：区别于现有技术，本申请通过将逻辑控制芯片模块化，由单独的一级子模块独立设计，降低修复时序违例以及物理实施错误的难度，并且解决物理收敛难的问题；同时由二级子模块实现自身时序和物理收敛，并由一级子模块调用并判断其是否在一级自模块内收敛，由一级子模块实现自身时序和物理收敛，并由顶层调用并判断其在顶层同样收敛，实现并行设计，且无需设置大量的长线，解决大规模芯片造成时序违例多、长线数量大以及长线串扰的问题，同时增加设计冗余，以减少EDA工具的优化时间。
[0037]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本申请。
附图说明
[0038]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0039]图1是现有技术逻辑控制芯片一实施例的结构示意图；
[0040]图2是本申请逻辑控制芯片一实施例的结构示意图；
[0041]图3是本申请逻辑控制芯片一实施例的设计逻辑示意图；
[0042]图4是本申请逻辑控制芯片模块化设计的方法一实施例的流程示意图；
[0043]图5是图4中步骤S12的具体流程示意图；
[0044]图6是图4中步骤S13的具体流程示意图；
[0045]图7是图4中步骤S15的具体流程示意图；
[0046]图8是图7中步骤S154之前的具体流程示意图。
具体实施方式
[0047]为使本领域的技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对本申请所提供的逻辑控制芯片模块化设计的方法及逻辑控制芯片做进一步详细描述。可以理解的是，所描述的实施例仅仅是本申本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种逻辑控制芯片，其特征在于，所述逻辑控制芯片包括至少两个一级子模块，所述一级子模块包括至少一个二级子模块与至少一个宏单元，所述一级子模块通过所述二级子模块控制所述宏单元，以对存储芯片进行读写操作，所述存储芯片与所述逻辑控制芯片三维异质集成连接；其中，所述一级子模块的处理容量基于所述存储芯片的存储容量确定，所述二级子模块的处理容量基于所述二级子模块所属的所述一级子模块的处理容量确定。2.根据权利要求1所述的逻辑控制芯片，其特征在于，所述一级子模块的处理容量总和等于所述存储芯片的存储容量，所述二级子模块的处理容量总和等于所属的所述一级子模块的处理容量。3.根据权利要求1所述的逻辑控制芯片，其特征在于，所述一级子模块还包括至少一个端口，所述一级子模块通过所述至少一个端口与其他所述一级子模块实行交互功能；其中，所述端口设置于所述一级子模块靠近其他所述一级子模块的一侧。4.根据权利要求2所述的逻辑控制芯片，其特征在于，所述一级子模块还包括至少一个异步单元，所述至少一个异步单元与所述端口连接，通过所述端口控制多个所述一级子模块的时钟彼此异步；其中，所述异步单元靠近所述端口设置。5.根据权利要求1所述的逻辑控制芯片，其特征在于，所述逻辑控制芯片还包括片上网络电路，所述片上网络电路分布于多个所述一级子模块中，用于实现多个所述一级子模块之间的数据通讯。6.一种逻辑控制芯片模块化设计的方法，其特征在于，包括：将所述逻辑控制芯片划分为多个一级子模块；将所述逻辑控制芯片的存储控制器划分为多个二级子模块；对多个所述一级子模块分别进行物理实施，以使每个所述一级子模块包括至少一个宏单元与至少一个所述二级子模块；对多个所述一级子模块进行时序修复以...

【专利技术属性】
技术研发人员：林文博，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：