半导体测试结构及其制造方法、测试方法、半导体器件技术

本申请实施例提供半导体测试结构及其制造方法、测试方法、半导体器件。所述半导体测试结构包括：形成在第一衬底上的至少一个待测结构，所述待测结构包括串联的第一晶体管和第二晶体管；与所述第一晶体管的源极电连接的第一测试部；与所述第二晶体管的漏极电连接的第二测试部；分别与所述第一晶体管和所述第二晶体管的栅极电连接的第三测试部和第四测试部。管的栅极电连接的第三测试部和第四测试部。管的栅极电连接的第三测试部和第四测试部。

【技术实现步骤摘要】
半导体测试结构及其制造方法、测试方法、半导体器件


[0001]本申请实施例涉及半导体
，尤其涉及半导体测试结构及其制造方法、测试方法、半导体器件。

技术介绍

[0002]晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元中的电容，并且由多个晶体管组成的晶体管阵列可以用于半导体存储器件中。

技术实现思路

[0003]有鉴于此，本申请实施例为解决现有技术中存在的至少一个技术问题而提供半导体测试结构及其制造方法、测试方法、半导体器件。
[0004]为达到上述目的，本申请的技术方案是这样实现的：
[0005]第一方面，本申请实施例提供一种半导体测试结构，所述半导体测试结构包括：
[0006]形成在第一衬底上的至少一个待测结构，所述待测结构包括串联的第一晶体管和第二晶体管；
[0007]与所述第一晶体管的源极电连接的第一测试部；
[0008]与所述第二晶体管的漏极电连接的第二测试部；
[0009]分别与所述第一晶体管和所述第二晶体管的栅极电连接的第三测试部和第四测试部。
[0010]在一些实施例中，所述第一衬底为未经减薄处理的衬底。
[0011]在一些实施例中，所述第一衬底包括器件区和位于所述器件区外围的切割道区；其中，所述待测结构形成于所述切割道区内。
[0012]在一些实施例中，所述第一晶体管具有第一沟道，所述第一沟道的延伸方向垂直于所述第一衬底；
[0013]所述第二晶体管具有第二沟道，所述第二沟道的延伸方向垂直于所述第一衬底。
[0014]在一些实施例中，在所述第一沟道远离所述第一衬底的一端设有所述第一晶体管的源极；
[0015]在所述第二沟道远离所述第一衬底的一端设有所述第二晶体管的漏极。
[0016]在一些实施例中，所述第一衬底内形成有掺杂区；所述掺杂区与所述第一沟道连接的部分构成所述第一晶体管的漏极；所述掺杂区与所述第二沟道连接的部分构成所述第二晶体管的源极。
[0017]在一些实施例中，所述第一沟道、所述掺杂区和所述第二沟道形成U型结构。
[0018]在一些实施例中，在所述第一沟道的至少一个侧壁上设有所述第一晶体管的栅极；
[0019]在所述第二沟道的至少一个侧壁上设有所述第二晶体管的栅极。
[0020]第二方面，本申请实施例提供一种半导体测试结构的制造方法，所述制造方法包括：
[0021]提供第一衬底，所述第一衬底上形成有至少一个待测结构，所述待测结构包括串联的第一晶体管和第二晶体管；
[0022]形成与所述第一晶体管的源极电连接的第一测试部；
[0023]形成与所述第二晶体管的漏极电连接的第二测试部；
[0024]分别形成与所述第一晶体管和所述第二晶体管的栅极电连接的第三测试部和第四测试部。
[0025]在一些实施例中，所述提供第一衬底，包括：
[0026]提供第一衬底；
[0027]对所述第一衬底进行掺杂，以形成掺杂区；
[0028]在所述第一衬底上形成至少一个待测结构。
[0029]在一些实施例中，所述第一衬底为未经减薄处理的衬底。
[0030]在一些实施例中，所述第一衬底包括器件区和位于所述器件区外围的切割道区；所述在所述第一衬底上形成至少一个待测结构，包括：
[0031]在所述第一衬底的所述切割道区内形成至少一个待测结构。
[0032]在一些实施例中，所述第一晶体管具有第一沟道，所述第一沟道的延伸方向垂直于所述第一衬底；
[0033]所述第二晶体管具有第二沟道，所述第二沟道的延伸方向垂直于所述第一衬底；
[0034]所述掺杂区与所述第一晶体管的第一沟道连接的部分构成所述第一晶体管的漏极；所述掺杂区与所述第二晶体管的第二沟道连接的部分构成所述第二晶体管的源极。
[0035]第三方面，本申请实施例提供一种测试方法，用于对上述技术方案中所述的半导体测试结构进行测试；所述测试方法包括：
[0036]对于每个待测结构：分别通过所述第一测试部、所述第二测试部、所述第三测试部和所述第四测试部对所述第一晶体管的源极、所述第二晶体管的漏极、所述第一晶体管的栅极和所述第二晶体管的栅极施加电信号；
[0037]若所述串联的第一晶体管和第二晶体管导通，则判断所述待测结构不存在缺陷；
[0038]若所述串联的第一晶体管和第二晶体管不导通，则判断所述待测结构存在缺陷。
[0039]第四方面，本申请实施例提供一种半导体器件，所述半导体器件包括：
[0040]第一衬底；
[0041]位于所述第一衬底上的器件区和位于所述器件区外围的切割道区，所述切割道区内形成有半导体测试结构；其中，所述半导体测试结构包括至少一个待测结构，所述待测结构包括串联的第一晶体管和第二晶体管；
[0042]与所述第一晶体管的源极电连接的第一测试部；
[0043]与所述第一晶体管的漏极电连接的第一测试部；
[0044]分别与所述第一晶体管和所述第二晶体管的栅极电连接的第三测试部和第四测试部。
[0045]本申请实施例提供半导体测试结构及其制造方法、测试方法、半导体器件。所述半导体测试结构包括：形成在第一衬底上的至少一个待测结构，所述待测结构包括串联的第
一晶体管和第二晶体管；与所述第一晶体管的源极电连接的第一测试部；与所述第二晶体管的漏极电连接的第二测试部；分别与所述第一晶体管和所述第二晶体管的栅极电连接的第三测试部和第四测试部。本申请实施例提供的半导体测试结构包括形成在第一衬底上的至少一个待测结构，每个待测结构包括串联的第一晶体管和第二晶体管，如此可以分别通过第一测试部、第二测试部、第三测试部和第四测试部对第一晶体管的源极、第二晶体管的漏极、第一晶体管的栅极和第二晶体管的栅极进行电性测试，利用对串联的第一晶体管和第二晶体管进行电性测试即可实现对第一衬底的正面工艺的电性监控。
附图说明
[0046]图1为本申请实施例提供的半导体测试结构的制造方法的流程示意图；
[0047]图2A至图2K为本申请实施例提供的半导体测试结构的制造方法的过程示意图；
[0048]图3为本申请实施例提供的半导体测试结构中待测结构的立体示意图；
[0049]图4A为本申请实施例提供的形成焊垫的俯视图；
[0050]图4B为本申请实施例提供的第一焊垫的一种可选结构的剖视图；
[0051]图中包括：201、第一衬底；201a、第一衬底的正面；201b、第一衬底的背面；202、有源区；202a、掺杂有源区；203、第一凹槽；204、第一隔离层；204a、掺杂第一隔离层；205、掺杂区；206、第二凹槽；207、栅极氧化层；208a、第一栅极；208b、第二栅极；209、第二隔离层；2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体测试结构，其特征在于，所述半导体测试结构包括：形成在第一衬底上的至少一个待测结构，所述待测结构包括串联的第一晶体管和第二晶体管；与所述第一晶体管的源极电连接的第一测试部；与所述第二晶体管的漏极电连接的第二测试部；分别与所述第一晶体管和所述第二晶体管的栅极电连接的第三测试部和第四测试部。2.根据权利要求1所述的半导体测试结构，其特征在于，所述第一衬底为未经减薄处理的衬底。3.根据权利要求1所述的半导体测试结构，其特征在于，所述第一衬底包括器件区和位于所述器件区外围的切割道区；其中，所述待测结构形成于所述切割道区内。4.根据权利要求1所述的半导体测试结构，其特征在于，所述第一晶体管具有第一沟道，所述第一沟道的延伸方向垂直于所述第一衬底；所述第二晶体管具有第二沟道，所述第二沟道的延伸方向垂直于所述第一衬底。5.根据权利要求4所述的半导体测试结构，其特征在于，在所述第一沟道远离所述第一衬底的一端设有所述第一晶体管的源极；在所述第二沟道远离所述第一衬底的一端设有所述第二晶体管的漏极。6.根据权利要求5所述的半导体测试结构，其特征在于，所述第一衬底内形成有掺杂区；所述掺杂区与所述第一沟道连接的部分构成所述第一晶体管的漏极；所述掺杂区与所述第二沟道连接的部分构成所述第二晶体管的源极。7.根据权利要求6所述的半导体测试结构，其特征在于，所述第一沟道、所述掺杂区和所述第二沟道形成U型结构。8.根据权利要求4所述的半导体测试结构，其特征在于，在所述第一沟道的至少一个侧壁上设有所述第一晶体管的栅极；在所述第二沟道的至少一个侧壁上设有所述第二晶体管的栅极。9.一种半导体测试结构的制造方法，其特征在于，所述制造方法包括：提供第一衬底，所述第一衬底上形成有至少一个待测结构，所述待测结构包括串联的第一晶体管和第二晶体管；形成与所述第一晶体管的源极电连接的第一测试部；形成与所述第二晶体管的漏极电连接的第二测试部；分别形成与所述第一晶体管和所述第二晶体管的栅极电连接的第三测试部和第四测试部。10.根...

【专利技术属性】
技术研发人员：孙超，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：