一种新型滤波器用并行测试电路制造技术

本实用新型专利技术提供了一种新型滤波器用并行测试电路，其信号抗干扰能力强，使得滤波器输出的波形一致性好，降低了测试结果的误差。其包括PCB基板，所述PCB基板上分布有第一至第四滤波器，通过将第一至第五耦合器接入PCB板外部的RLC匹配电路中，从而起到输入、输出的隔离作用，提高了该匹配电路的信号抗干扰能力。提高了该匹配电路的信号抗干扰能力。提高了该匹配电路的信号抗干扰能力。

【技术实现步骤摘要】
一种新型滤波器用并行测试电路


[0001]本技术涉及滤波器测试
，具体为一种新型滤波器用并行测试电路。

技术介绍

[0002]晶圆级封装滤波器的量产测试，通常采用将滤波器装夹于工装夹具上固定，再通过其外围的匹配电路与外部的测试装置连接，通过该匹配电路可以使得其与焊接在PCB电路板上的实际性能相似，从而测试滤波器的性能。传统的匹配电路是采用串行方式，然而采用该种方式每次仅能测试一个滤波器，测试效率低。随着5G技术的发展，射频前端对滤波器的大量需求，快速高效的同时测试多粒产品的并行方式开始引入，如图1、图2所示，四个滤波器外围设有相应的RLC匹配电路，通过该RLC匹配电路分别外接测试装置，由于并行方式引入使得工装夹具结构更加复杂，复杂的结构本身会产生严重的信号干扰，如图3、4所示，从而导致四个滤波器输出波形的一致性较差，测试结果的误差也较大。

技术实现思路

[0003]针对现有的多个滤波器并行测试时，由于信号抗干扰能力差，导致输出波形一致性差及测试结果误差较大的问题，本技术提供了一种新型滤波器用并行测试电路，其信号抗干扰能力强，使得滤波器输出的波形一致性好，降低了测试结果的误差。
[0004]其技术方案是这样的：一种新型滤波器用并行测试电路，其包括PCB基板，所述PCB基板上分布有第一至第四滤波器，所述第一滤波器的天线端、发射端及接收端分别连接所述PCB基板的1、5、9管脚，所述第二滤波器的天线端、发射端及接收端分别连接所述PCB基板的2、10、6管脚，所述第三滤波器的天线端、发射端及接收端分别连接所述PCB基板的7、11、3管脚，所述第四滤波器的天线端、发射端及接收端分别连接所述PCB基板的8、4、12管脚，其特征在于：所述PCB基板的1管脚连接第一耦合器U1的2管脚，所述第一耦合器U1的1、3管脚分别连接RLC_Match_P1单元的一端、RLC_Match_P8单元一端，所述RLC_Match_P1单元的另一端、RLC_Match_P8单元的另一端分别连接PORT9输出端、PORT1输出端，所述第一耦合器U1的4管脚连接第四耦合器U4的1管脚，所第四耦合器U4的3管脚通过RLC_Match_P2单元连接PORT5管脚，所述第四耦合器U4的2、4管脚分别连接所述PCB基板的9、5管脚，
[0005]所述PCB基板的2管脚连接第三耦合器U3的4管脚，所述第三耦合器U3的1、3管脚分别连接RLC_Match_P2单元的一端、RLC_Match_P8单元一端，所述RLC_Match_P2单元的另一端、RLC_Match_P8单元的另一端分别连接PORT10输出端、PORT2输出端，所述第三耦合器U3的2管脚连接第五耦合器U5的1管脚，所述第五耦合器U5的3管脚通过RLC_Match_P1单元连接PORT6管脚，所述第五耦合器U5的2、4管脚分别连接所述PCB基板的10、6管脚，
[0006]所述PCB基板的3管脚连接第二耦合器U2的4管脚，所述第二耦合器U2的1、3管脚分别连接RLC_Match_P8单元的一端、RLC_Match_P1单元一端，所述RLC_Match_P8单元的另一端、RLC_Match_P1单元的另一端分别连接PORT7输出端、PORT3输出端，所述第二耦合器U2的2管脚连接所述PCB基板的7管脚，
[0007]所述PCB基板的4、8、11、12管脚分别通过RLC_Match_P2单元、RLC_Match_P8单元、RLC_Match_P2单元、RLC_Match_P1单元连接PORT4管脚、PORT8管脚、PORT11管脚、PORT12管脚，所述PCB基板的13至16管脚均接地。
[0008]其进一步特征在于：所述第一耦合器U1的线宽为32um、奇模有效介电常数KE为0.05、奇模有效介电常数KO为0.41，所述第二耦合器U2的线宽为7um、奇模有效介电常数KE为1、奇模有效介电常数KO为1，所述第三耦合器U3的线宽为8.86um、奇模有效介电常数KE为0.05、奇模有效介电常数KO为8，所述第四耦合器U4的线宽为
‑
8.22um、奇模有效介电常数KE为0.05、奇模有效介电常数KO为8.9，所述第五耦合器U5的线宽为10.8um、奇模有效介电常数KE为0.05、奇模有效介电常数KO为3.99。
[0009]采用了上述结构后，通过将第一至第五耦合器接入PCB板外部的RLC匹配电路中，从而起到输入、输出的隔离作用，提高了该匹配电路的信号抗干扰能力，使得滤波器输出的波形一致性好，降低了测试结果的误差。
附图说明
[0010]图1为现有技术的RLC匹配电路的结构示意图；
[0011]图2为图中RLC_Match_P1单元、RLC_Match_P1单元、RLC_Match_P1单元的具体电路原理图；
[0012]图3为现有技术的一个频段的滤波器波形测试结果示意图；
[0013]图4为现有技术的另一频段的滤波器波形测试结果示意图；
[0014]图5为本技术RLC匹配电路的结构示意图；
[0015]图6为本技术一个频段的滤波器波形测试结果示意图；
[0016]图7为本技术另一频段的滤波器波形测试结果示意图。
具体实施方式
[0017]如图5所示，一种新型滤波器用并行测试电路，包括PCB基板U0，PCB基板U0上分布有第一至第四滤波器，其中第一滤波器的天线端、发射端及接收端分别对应连接PCB基板U0的1、5、9管脚，第二滤波器的天线端、发射端及接收端分别对应连接PCB基板U0的2、10、6管脚，第三滤波器的天线端、发射端及接收端分别连接PCB基板U0的7、11、3管脚，第四滤波器的天线端、发射端及接收端分别连接PCB基板U0的8、4、12管脚，PCB基板U0的1管脚连接第一耦合器U1的2管脚，第一耦合器U1的1、3管脚分别连接RLC_Match_P1单元的一端、RLC_Match_P8单元一端，RLC_Match_P1单元的另一端、RLC_Match_P8单元的另一端分别连接PORT9输出端、PORT1输出端，第一耦合器U1的4管脚连接第四耦合器U4的1管脚，所第四耦合器U4的3管脚通过RLC_Match_P2单元连接PORT5管脚，第四耦合器U4的2、4管脚分别连接PCB基板U0的9、5管脚，PCB基板U0的2管脚连接第三耦合器U3的4管脚，第三耦合器U3的1、3管脚分别连接RLC_Match_P2单元的一端、RLC_Match_P8单元一端，RLC_Match_P2单元的另一端、RLC_Match_P8单元的另一端分别连接PORT10输出端、PORT2输出端，第三耦合器U3的2管脚连接第五耦合器U5的1管脚，第五耦合器U5的3管脚通过RLC_Match_P1单元连接PORT6管脚，第五耦合器U5的2、4管脚分别连接PCB基板U0的10、6管脚，PCB基板U0的3管脚连接第二耦合器U2的4管脚，第二耦合器U2的1、3管脚分别连接RLC_Match_P8单元本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种新型滤波器用并行测试电路，其包括PCB基板，所述PCB基板上分布有第一至第四滤波器，所述第一滤波器的天线端、发射端及接收端分别连接所述PCB基板的1、5、9管脚，所述第二滤波器的天线端、发射端及接收端分别连接所述PCB基板的2、10、6管脚，所述第三滤波器的天线端、发射端及接收端分别连接所述PCB基板的7、11、3管脚，所述第四滤波器的天线端、发射端及接收端分别连接所述PCB基板的8、4、12管脚，其特征在于：所述PCB基板的1管脚连接第一耦合器U1的2管脚，所述第一耦合器U1的1、3管脚分别连接RLC_Match_P1单元的一端、RLC_Match_P8单元一端，所述RLC_Match_P1单元的另一端、RLC_Match_P8单元的另一端分别连接PORT9输出端、PORT1输出端，所述第一耦合器U1的4管脚连接第四耦合器U4的1管脚，所第四耦合器U4的3管脚通过RLC_Match_P2单元连接PORT5管脚，所述第四耦合器U4的2、4管脚分别连接所述PCB基板的9、5管脚，所述PCB基板的2管脚连接第三耦合器U3的4管脚，所述第三耦合器U3的1、3管脚分别连接RLC_Match_P2单元的一端、RLC_Match_P8单元一端，所述RLC_Match_P2单元的另一端、RLC_Match_P8单元的另一端分别连接PORT10输出端、PORT2输出端，所述第三耦合器U3的2管脚连接第五耦合器U5的1管脚，所述第五耦合器U5的3管脚通过RLC_Match_P1单元连...

【专利技术属性】
技术研发人员：张玉，
申请(专利权)人：全讯射频科技无锡有限公司，
类型：新型
国别省市：