半导体存储器结构制造技术

一种半导体存储器结构，包含半导体基板、设置于半导体基板上的位线、以及设置于位线一侧的电容接触件。电容接触件包含设置于半导体基板上的半导体插塞、设置于半导体插塞上的金属插塞、沿着金属插塞的侧壁和底部延伸的金属硅化物衬层、以及设置于金属硅化物衬层上的氮化物层。金属硅化物衬层的顶表面低于金属插塞的顶表面。氮化物层围绕金属插塞的顶部。的顶表面。氮化物层围绕金属插塞的顶部。的顶表面。氮化物层围绕金属插塞的顶部。

【技术实现步骤摘要】
半导体存储器结构


[0001]本专利技术有关于一种半导体存储器结构，且特别是有关于动态随机存取存储器接触件结构。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的器件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向器件尺寸的微缩化而努力。
[0003]然而，当器件尺寸持续缩小时，许多挑战随之而生。举例而言，在半导体制造工艺中，由于半导体插塞与金属插塞的接触面积较小，因此在位线之间产生较大的电容值。目前业界仍努力改进动态随机存取存储器装置的制造方法，以克服器件尺寸缩小所产生的问题。

技术实现思路

[0004]本专利技术实施例提供半导体存储器结构，包含半导体基板、设置于半导体基板上的位线、以及设置于位线一侧的电容接触件。电容接触件包含设置于半导体基板上的半导体插塞、设置于半导体插塞上的金属插塞、沿着金属插塞的侧壁和底部延伸的金属硅化物衬层、以及设置于金属硅化物衬层上的氮化物层。金属硅化物衬层的顶表面低于金属插塞的顶表面。氮化物层围绕金属插塞的顶部。
[0005]本专利技术实施例借由延伸至金属插塞的两侧侧壁的金属硅化物衬层，可减少电容接触件的电阻，还可降低位线的电容值。
附图说明
[0006]为让本专利技术的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
[0007]图1是根据本专利技术的一些实施例，绘示半导体存储器结构的俯视示意图。
[0008]图2
‑
图11是根据本专利技术的一些实施例，绘示形成半导体存储器结构在不同阶段的剖面示意图。
[0009]图12是根据本专利技术的一些实施例，绘示半导体存储器结构的俯视示意图。
[0010]图13
‑
图14是根据本专利技术的其他实施例，绘示形成半导体存储器结构在不同阶段的剖面示意图。
[0011]图15是根据本专利技术的一些实施例，绘示半导体存储器结构的俯视示意图。
[0012]图16
‑
图18是根据本专利技术的其他实施例，绘示形成半导体存储器结构在不同阶段的剖面示意图。
[0013]100:半导体存储器结构
[0014]102:半导体基板
[0015]102A:主动区
[0016]102B:隔离区
[0017]104:隔离部件
[0018]1041:隔离衬层
[0019]1042:隔离填充物
[0020]106:字线
[0021]108:位线接触件
[0022]109:间隔物
[0023]110:盖层
[0024]112:氧化物层
[0025]114:氮化物层
[0026]120:位线
[0027]122,123:导电层
[0028]121,124,125:介电层
[0029]130:介电衬层
[0030]131:氮化物衬层
[0031]132:氧化物衬层
[0032]133:氮化物衬层
[0033]140:电容接触件
[0034]141,141
’
,141”:半导体材料
[0035]142:半导体插塞
[0036]1420:凹口
[0037]143:氮化物材料层
[0038]144:氮化物层
[0039]146:金属硅化物衬层
[0040]147:附着层
[0041]148:金属插塞
[0042]150:保护层
[0043]152:介电层
[0044]154:导电阻障层
[0045]160:电容结构
[0046]162:电极层
[0047]164:介电层
[0048]166:电极层
[0049]D1,D2,D3,Z:方向
[0050]W
N
,W
N1
,W
N2
,W
M
,W
M1
,W
M2
,W
S
:宽度
具体实施方式
[0051]图1是根据本专利技术的一些实施例，绘示半导体存储器结构100的俯视示意图。在一
些实施例中，半导体存储器结构100是动态随机存取存储器(DRAM)阵列(array)的一部分。在一些实施例中，半导体存储器结构100包含半导体基板102、字线106、位线接触件108、位线120、介电衬层130、以及电容接触件140。
[0052]半导体基板102包含主动区102A与环绕主动区102A的隔离区102B。介电衬层130包含一对氮化物衬层131、133与夹在一对氮化物衬层131、133之间的氧化物衬层132。电容接触件140包含金属插塞144与围绕金属插塞144的附着层147及氮化物层148。应注意的是，图1所绘示出的俯视图仅显示部分器件。
[0053]在此实施例中，字线106沿着第一方向D1延伸，位线120沿着第二方向D2延伸，而主动区102A沿着第三方向D3延伸。在此实施例中，第一方向D1与第二方向D2垂直，而第三方向D3(即，主动区102A的延伸方向)与第二方向D2呈现大约10
‑
40
°
的夹角，例如20
°
，以提高器件的积集度。
[0054]应注意的是，图1仅显示动态随机存取存储器(DRAM)的部分器件以简化图式。而后续图示为沿着图2中剖线A
‑
A
’
所示的剖面示意图(第一方向D1与高度方向Z所形成的平面)，以利于说明半导体存储器结构的形成方法。
[0055]图2
‑
图11是根据本专利技术的一些实施例，绘示形成半导体存储器结构100在不同阶段的剖面示意图。
[0056]如图2所示，提供半导体基板102。在一些实施例中，半导体基板102可以是元素半导体基板，例如硅基板、或锗基板；或化合物半导体基板，例如碳化硅基板、或砷化镓基板。在一些实施例中，半导体基板102可以是绝缘体上的半导体(semiconductor
‑
on
‑
insulator，SOI)基板。
[0057]在图2中，半导体基板102包含主动区102A与隔离区102B，且彼此交错排列。
[0058]在图2中，在半导体基板102的隔离区102B中设置隔离部件104，其包含隔离衬层1041与隔离填充物1042。
[0059]在一些实施例中，隔离衬层1041与隔离填充物1042可包含氮化物或氧化物，例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、及/或前述的组合。隔离衬层1041与隔离填充物1042的形成可包含图案化制造工艺、沉积制造工艺、平坦化制造工艺。
[0060]在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器结构，其特征在于，包括：一半导体基板；一位线，设置于该半导体基板上；以及一电容接触件，设置于该位线的一侧，其中该电容接触件包括：一半导体插塞，设置于半导体基板上；一金属插塞，设置于该半导体插塞上；一金属硅化物衬层，沿着该金属插塞的侧壁和底部延伸，其中该金属硅化物衬层的顶表面低于该金属插塞的顶表面；以及一氮化物层，设置于该金属硅化物衬层上，且该氮化物层围绕该金属插塞的顶部。2.如权利要求1所述的半导体存储器结构，其特征在于，该氮化物层的顶表面与该金属插塞的顶表面齐平。3.如权利要求1所述的半导体存储器结构，其特征在于，该氮化物层的侧壁与该半导体插塞的侧壁齐平。4.如权利要求1所述的半导体存储器结构，其特征在于，更包括一介电衬层，设置于该位线与该电容接触件之间，其中该氮化物层的顶表面与该介电衬层的顶表面...

【专利技术属性】
技术研发人员：张皓筌，杨峻昇，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：