堆叠式封装模组及其制备方法技术

本发明专利技术提供一种堆叠式封装模组及其制备方法，堆叠式封装模组包括第一基板、设于所述第一基板上方且与所述第一基板间隔设置的第二基板、电感器，所述电感器具有至少两个引脚；所述至少两个引脚中的部分引脚电性连接于第一基板的上表面，另一部分引脚电性连接于所述第二基板的下表面；使得电感器距离芯片元件的线路距离缩小至最短，线路中阻抗减小，提升堆叠式封装模组的能量转换效率和性能。叠式封装模组的能量转换效率和性能。叠式封装模组的能量转换效率和性能。

【技术实现步骤摘要】
堆叠式封装模组及其制备方法


[0001]本专利技术涉及半导体制备领域，尤其涉及一种堆叠式封装模组及其制备方法。

技术介绍

[0002]一般功率电子器件不会受到高度限制，因为设计的其他部分(如电感器、电容器、变压器和散热器)会高很多。相反，电路板面积可能是限制因素。通常SiP封装模块，采用X
‑
Y维度的布局，在电源设计应用中，电容器主要用于滤波(filter)和退耦/旁路(decoupling/bypass)，电容器需要距离VIN和GND的线路长度越短性能越高；电感主要起到能量转换器，在更高功率密度的电源模块中，电感需要通过大电流，至少在10A以上，因此电感距离芯片元件的距离需要尽量短，避免电流损耗，电路经过线路过长导致导热等一系列问题。
[0003]在这些情况下，提高功率密度可能就需要找到堆叠或3D集成组件的方法，以减少电源解决方案的占用空间。堆叠封装是将多个模组封装成为一个模组上，完成一定的电路功能。在模组XY二维封装结构的基础上向Z方向发展出现了三维堆叠封装。它是将模组沿Z轴叠层在一起，更大限度地提高封装密度，缩小封装尺寸。堆叠封装具有尺寸和体积小、组装效率更高、延迟进一步缩短、噪声进一步减小、功耗减小、速度更快以及带宽加大等优点。
[0004]现有的堆叠封装中，电感器一般通过架高板间接与上基板电性连接，因此电感距离芯片元件距离依然较大，依然存在电流损耗以及导热等一系列问题。
[0005]有鉴于此，有必要提供一种新的堆叠式封装模组及其制备方法以解决上述问题。
专利
技术实现思路

[0006]本专利技术的目的在于提供一种堆叠式封装模组及其制备方法。
[0007]为实现上述专利技术目的，本专利技术采用如下技术方案：一种堆叠式封装模组，包括第一基板、设于所述第一基板上方且与所述第一基板间隔设置的第二基板、电感器，所述电感器具有至少两个引脚；所述至少两个引脚中的部分引脚电性连接于第一基板的上表面，另一部分引脚电性连接于所述第二基板的下表面。
[0008]作为本专利技术进一步改进的技术方案，所述至少两个引脚中与第一基板相连接的引脚自所述电感器的下端引出，所述至少两个引脚中与第二基板相连接的引脚自所述电感器的上端引出。
[0009]作为本专利技术进一步改进的技术方案，所述至少两个引脚自所述电感器的左端以及右端分别引出。
[0010]作为本专利技术进一步改进的技术方案，所述电感器具有与所述第一基板相连接的至少两个引脚。
[0011]作为本专利技术进一步改进的技术方案，所述堆叠式封装模组还包括设于所述第二基板的上表面的芯片元件、设于所述第二基板的下表面的电容器。
[0012]作为本专利技术进一步改进的技术方案，所述电感器还包括与所述至少两个引脚相连接的电感器本体，所述电感器本体距所述第二基板的距离不小于所述电容器的高度，至少
部分所述电容器位于所述电感器上方。
[0013]作为本专利技术进一步改进的技术方案，所述堆叠式封装模组还包括用以间隔且电性连接第一基板与所述第二基板的架高组件，所述架高组件包括多个电性连接的架高板。
[0014]作为本专利技术进一步改进的技术方案，多个所述架高板中的至少一个为金属框架。
[0015]作为本专利技术进一步改进的技术方案，多个所述架高板中的至少一个为PCB板。
[0016]作为本专利技术进一步改进的技术方案，与所述第二基板电性连接的架高板具有多个导电通道。
[0017]为实现上述专利技术目的，本专利技术还提供一种堆叠式封装模组的制备方法，包括如下步骤：
[0018]将电感器、架高组件贴装于第一基板上；
[0019]将单颗状的第二基板贴装于架高组件上，同时，将第二基板与电感器露出的引脚相连接；
[0020]切割，使产品单颗成型。
[0021]作为本专利技术进一步改进的技术方案，“将架高组件贴装于第一基板上”具体包括如下步骤：先将多个架高板先堆叠形成架高组件，再将架高组件贴装于第一基板上；或者将一个架高板先贴装在第一基板上，再在贴装好的架高板上继续堆叠其他架高板形成架高组件。
[0022]作为本专利技术进一步改进的技术方案，“将单颗状的第二基板贴装于架高组件上”之前，所述堆叠式封装模组的制备方法还包括如下步骤：将芯片元件贴装于所述第二基板的上表面和/或将电容器贴装于所述第二基板的下表面后切割形成单颗状。
[0023]作为本专利技术进一步改进的技术方案，在“将电感器、架高组件贴装于第一基板上”与“将单颗状的第二基板贴装于架高组件上”之间，所述堆叠式封装模组的制备方法还包括如下步骤：
[0024]塑封；
[0025]激光开孔，将电感器与第二基板对应的引脚以及架高组件与第二基板对应的管脚露出。
[0026]作为本专利技术进一步改进的技术方案，“将单颗状的第二基板贴装于架高组件上，同时，将第二基板与电感器露出的引脚相连接”后，所述堆叠式封装膜组的制备方法还包括如下步骤：
[0027]塑封；
[0028]在第二基板的上表面和/或第一基板的下表面贴装芯片元件。
[0029]本专利技术的有益效果是：本专利技术中的堆叠式封装模组，通过电感器的引脚直接连通第一基板与第二基板，使得电感器距离设于所述第二基板的上表面或者第一基板的下表面的芯片元件的线路距离缩小至最短，线路中阻抗减小，不仅可提高芯片元件对电流和电压的控制及电源转换效率，亦可降低自身线路阻抗的热量产生，提升堆叠式封装模组的能量转换效率和性能。
附图说明
[0030]图1是本专利技术第一实施方式中的堆叠式封装模组的结构示意图。
[0031]图2是本专利技术第二实施方式中的堆叠式封装模组的结构示意图。
[0032]图3是本专利技术第三实施方式中的堆叠式封装模组的结构示意图。
[0033]图4是本专利技术第四实施方式中的堆叠式封装模组的结构示意图。
[0034]图5是本专利技术第五实施方式中的堆叠式封装模组的结构示意图。
[0035]图6是本专利技术第六实施方式中的堆叠式封装模组的结构示意图。
[0036]图7是本专利技术第七实施方式中的堆叠式封装模组的结构示意图。
[0037]图8是本专利技术第八实施方式中的堆叠式封装模组的结构示意图。
[0038]图9(a)
‑
图9(h)是本专利技术第一实施方式中的堆叠式封装模组的制备方法的步骤图。
[0039]图10(a)
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图10(g)是本专利技术第二实施方式中的堆叠式封装模组的制备方法的步骤图。
具体实施方式
[0040]以下将结合附图所示的各实施方式对本专利技术进行详细描述，请参照图1至图10所示，为本专利技术的较佳实施方式。但应当说明的是，这些实施方式并非对本专利技术的限制，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本专利技术的保护范围之内。
[0041]本专利技术内所描述的表达位置与方向的词，如“上”、“下”均是以堆叠式封装模组100正常使用时作为参照的。此外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种堆叠式封装模组，包括第一基板、设于所述第一基板上方且与所述第一基板间隔设置的第二基板、电感器，所述电感器具有至少两个引脚；其特征在于：所述至少两个引脚中的部分引脚电性连接于第一基板的上表面，另一部分引脚电性连接于所述第二基板的下表面。2.如权利要求1所述的堆叠式封装模组，其特征在于：所述至少两个引脚中与第一基板相连接的引脚自所述电感器的下端引出，所述至少两个引脚中与第二基板相连接的引脚自所述电感器的上端引出。3.如权利要求1所述的堆叠式封装模组，其特征在于：所述至少两个引脚自所述电感器的左端以及右端分别引出。4.如权利要求1所述的堆叠式封装模组，其特征在于：所述电感器具有与所述第一基板相连接的至少两个引脚。5.如权利要求1所述的堆叠式封装模组，其特征在于：所述堆叠式封装模组还包括设于所述第二基板的上表面的芯片元件、设于所述第二基板的下表面的电容器。6.如权利要求5所述的堆叠式封装模组，其特征在于：所述电感器还包括与所述至少两个引脚相连接的电感器本体，所述电感器本体距所述第二基板的距离不小于所述电容器的高度，至少部分所述电容器位于所述电感器上方。7.如权利要求1所述的堆叠式封装模组，其特征在于：所述堆叠式封装模组还包括用以间隔且电性连接第一基板与所述第二基板的架高组件，所述架高组件包括多个电性连接的架高板。8.如权利要求7所述的堆叠式封装模组，其特征在于：所述架高板为金属框架或者PCB板。9.如权利要求8所述的堆叠式封装模组，其特征在于：与所述第二基板电性连...

【专利技术属性】
技术研发人员：周青云，林耀剑，史海涛，王孙艳，邬建勇，
申请(专利权)人：长电科技管理有限公司，
类型：发明
国别省市：