半导体层叠结构及其制造方法以及半导体装置制造方法及图纸

本公开提供能抑制小丘的半导体层叠结构、半导体装置以及半导体层叠结构的制造方法。半导体层叠结构具有：基板；缓冲层，设于所述基板之上；以及半导体层，设于所述缓冲层之上，在所述缓冲层与所述半导体层之间形成有空隙。述缓冲层与所述半导体层之间形成有空隙。述缓冲层与所述半导体层之间形成有空隙。

【技术实现步骤摘要】
半导体层叠结构及其制造方法以及半导体装置


[0001]本公开涉及半导体层叠结构、半导体装置以及半导体层叠结构的制造方法。

技术介绍

[0002]关于用于氮化物半导体装置等的半导体层叠结构，提出了用于得到性状良好的表面的各种技术(专利文献1等)。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：日本特开平9－45670号公报
[0006]专利文献2：日本特开2013－100227号公报
[0007]专利文献3：日本特开2020－136683号公报
[0008]非专利文献
[0009]非专利文献1：K.Hiramatsu et al.,J.Cryst.Growth,221,316(2000)
[0010]在以往的半导体层叠结构中，难以抑制半导体层的表面处的小丘(半球状的突起)。虽然通过将缓冲层等形成得厚也能使位错的数量下降从而抑制小丘，但在该情况下，由于厚的缓冲层等的影响，半导体装置的特性恐怕会下降。

技术实现思路

[0011]本公开的目的在于提供能抑制小丘的半导体层叠结构、半导体装置以及半导体层叠结构的制造方法。
[0012]本公开的半导体层叠结构具有：基板；缓冲层，设于所述基板之上；以及半导体层，设于所述缓冲层之上，在所述缓冲层与所述半导体层之间形成有空隙。
[0013]专利技术效果
[0014]根据本公开，能抑制小丘。
附图说明
[0015]图1是表示第一实施方式的半导体层叠结构的剖视图。
[0016]图2是表示第一实施方式的半导体层叠结构的制造方法的剖视图(其一)。
[0017]图3是表示第一实施方式的半导体层叠结构的制造方法的剖视图(其二)。
[0018]图4是表示第一实施方式的半导体层叠结构的制造方法的剖视图(其三)。
[0019]图5是表示第二实施方式的半导体装置的剖视图。
[0020]图6是表示第二实施方式中的缓冲层与阻挡层的界面的附近的剖视图。
[0021]图7是表示第二实施方式的半导体装置的制造方法的剖视图(其一)。
[0022]图8是表示第二实施方式的半导体装置的制造方法的剖视图(其二)。
[0023]图9是表示第二实施方式的半导体装置的制造方法的剖视图(其三)。
[0024]图10是表示第二实施方式的半导体装置的制造方法的剖视图(其四)。
[0025]图11是表示第二实施方式的半导体装置的制造方法的剖视图(其五)。
[0026]图12是表示第二实施方式的半导体装置的制造方法的剖视图(其六)。
[0027]图13是表示第二实施方式的半导体装置的制造方法的剖视图(其七)。
[0028]图14是表示第一试样的表面的图。
[0029]图15是表示第二试样的表面的图。
[0030]附图标记说明
[0031]100：半导体层叠结构
[0032]101：基板
[0033]101a：表面
[0034]102：空隙
[0035]103：位错
[0036]104：蚀坑
[0037]110：半导体层
[0038]110a：背面
[0039]110b：表面
[0040]111：缓冲层
[0041]111a：背面
[0042]111b：表面
[0043]200：半导体装置
[0044]201：基板
[0045]201a：表面
[0046]202：空隙
[0047]203：位错
[0048]204：蚀坑
[0049]210：半导体层
[0050]210a：背面
[0051]210b：表面
[0052]211：缓冲层
[0053]211a：背面
[0054]211b：表面
[0055]212：AlGaN阻挡层
[0056]212a：背面
[0057]212b：表面
[0058]213：AlN层
[0059]213a：背面
[0060]213b：表面
[0061]214：GaN沟道层
[0062]214a：背面
[0063]214b：表面
[0064]214c：沟道区域
[0065]221：凹部
[0066]222：GaN区域
[0067]222a：表面
[0068]231：栅电极
[0069]232：源电极
[0070]233：漏电极
[0071]241：SiN层
[0072]241a：开口
[0073]242：绝缘层
[0074]242a：开口
[0075]250：掩模
[0076]251：开口。
具体实施方式
[0077][本公开的实施方式的说明][0078]首先，列举本公开的实施方案来进行说明。
[0079]〔1〕本公开的一个方案的半导体层叠结构具有：基板；缓冲层，设于所述基板之上；以及半导体层，设于所述缓冲层之上，在所述缓冲层与所述半导体层之间形成有空隙。
[0080]由于在缓冲层与半导体层之间形成有空隙，因此，即使缓冲层包含位错，也能抑制位错向半导体层的传播。因此，能提高半导体层的结晶性，抑制半导体层的表面处的小丘。
[0081]〔2〕在〔1〕中，也可以是，所述缓冲层包含与所述空隙相连的位错。在该情况下，能抑制与空隙相连的位错向半导体层的传播。
[0082]〔3〕在〔2〕中，也可以是，所述位错是螺型位错或混合位错。在该情况下，螺型位错或混合位错与刃型位错相比较易于形成空隙，因此易于抑制螺型位错或混合位错向半导体层的传播。
[0083]〔4〕在〔1〕～〔3〕中，也可以是，所述缓冲层是AlN层。在该情况下，能得到在化学上稳定的缓冲层。此外，由于AlN是二元系的物质，因此缓冲层的成膜容易。
[0084]〔5〕在〔1〕～〔4〕中，也可以是，所述半导体层包括氮化物半导体层，该氮化物半导体层具有所述基板侧的第一面和与所述第一面相对的第二面，所述第二面的极性是N极性。在该情况下，易于构成使用N极性的氮化物半导体装置。
[0085]〔6〕本公开的另一个方案的半导体装置具有：〔1〕～〔5〕中任一个的半导体层叠结构；以及栅电极、源电极和漏电极，形成于所述半导体层叠结构之上。在该情况下，能得到抑制了半导体层的表面处的小丘的半导体装置。
[0086]〔7〕在〔6〕中，也可以是，所述半导体层具有：阻挡层，设于所述缓冲层之上；以及沟道层，设于所述阻挡层的上方。在该情况下，易于将源电极和漏电极设于沟道层内的沟道区域的附近，易于减小源电极与沟道区域之间的电阻以及漏电极与沟道区域之间的电阻。
[0087]〔8〕本公开的另一个方案的半导体层叠结构的制造方法具有以下工序：在基板之上形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体层叠结构，具有：基板；缓冲层，设于所述基板之上；以及半导体层，设于所述缓冲层之上，在所述缓冲层与所述半导体层之间形成有空隙。2.根据权利要求1所述的半导体层叠结构，其中，所述缓冲层包含与所述空隙相连的位错。3.根据权利要求2所述的半导体层叠结构，其中，所述位错是螺型位错或混合位错。4.根据权利要求1至3中任一项所述的半导体层叠结构，其中，所述缓冲层是AlN层。5.根据权利要求1至4中任一项所述的半导体层叠结构，其中，所述半导体层包括氮化物半导体层，该氮化物半导体层具有所述基板侧的第一面和与所述第一面相对的第二面，所述第二面的极性是N极性。6.一种半导体装置，具有：...

【专利技术属性】
技术研发人员：平崎贵英，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：