多层叠板、半导体封装及半导体封装的制造方法技术

本发明专利技术涉及多层叠板、半导体封装及半导体封装的制造方法。一种多层叠板，包括：上绝缘层；下导体层，其包括第一下导体部；上导体层，其位于下导体层与上绝缘层之间并且包括第一上导体部以及第二上导体部；以及下绝缘层，其位于下导体层与上导体层之间。第一上导体部包括从上绝缘层的孔暴露的第一焊盘。第二上导体部包括从上绝缘层的孔暴露的第二焊盘。第一焊盘的至少一部分在下绝缘层的孔内与第一下导体部直接接触。第二焊盘位于下绝缘层的任意孔的外侧。第二焊盘的顶表面高于第一焊盘的顶表面。面。面。

【技术实现步骤摘要】
多层叠板、半导体封装及半导体封装的制造方法


[0001]本专利技术涉及多层叠板、半导体封装以及该半导体封装的制造方法。

技术介绍

[0002]在最近的用于半导体封装的倒装芯片绑定中，随着芯片的小型化和多功能化发展，凸块(bump)的数量已经增加，使得凸块设置在芯片的整个表面侧(也称为区域凸块)并且凸块的间距已经缩窄。
[0003]然而，芯片的小的凸块间距使得很难将芯片直接安装到印刷电路板基板的主板上。出于这个原因，已经开发了扇出(fan
‑
out)结构的封装以在芯片和主板之间进行尺度转换或者将具有不同功能的多个芯片组入到一个封装中。
[0004]扇出结构是实现系统级封装(SiP：System in Package)的手段，其使用可实现多层精细布线的再分布层(RDL：Redistribution layer)作为中间层以将布线扩展到芯片的外侧。
[0005]扇出封装的倒装芯片绑定通常使用焊接。多层精细布线在再分布层中从与芯片上的凸块连接的焊盘扇出。这种结构转换了安装间距的尺度使得可以将芯片连接到主板。
[0006]已知回流焊接具有焊料凸块与焊盘的自对准效果。这种自对准效应由熔融焊料的表面张力引起。即使芯片(焊料凸块)未对准，只要凸块与焊盘的偏移在可容忍范围内，就可以通过自对准效应自动校正该位置。结果，与芯片被放置时相比，焊盘和凸块更准确地被绑定在一起。
[0007]JP H9
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307022A公开了一种利用焊料凸块进行倒装芯片绑定的技术，该技术利用焊料的自对准效果来实现精确的芯片绑定。具体而言，该技术在印刷电路板的放置半导体封装的区域的拐角处的四个焊盘上提供凸块。这四个焊盘比其他焊盘厚。
[0008]根据JP H9
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307022A，半导体封装在拐角处在焊盘上放置有凸块。由于自对准效果，这些凸块吸收了回流焊接过程中印刷电路板与封装之间的热膨胀的差异引起的负载。结果，在其他焊盘处的焊接的可靠性提高。

技术实现思路

[0009]由于根据JPH9
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307022A的结构是通过将焊料层添加到拐角焊盘以使其比其他焊盘更厚来实现的，因此制造步骤复杂。因此，需要一种实现高精度芯片绑定和高效制造的技术。
[0010]本专利技术的一个方面是一种多层叠板，其具有再分布层，所述再分布层通过倒装芯片绑定将芯片安装在所述多层叠板上。所述多层叠板包括：上绝缘层；下导体层，所述下导体层位于上绝缘层的下方，并且包括多个第一下导体部；上导体层，所述上导体层位于下导体层与上绝缘层之间并且包括多个第一上导体部以及多个第二上导体部；以及下绝缘层，所述下绝缘层位于下导体层与上导体层之间。多个第一上导体部中的每一个包括从上绝缘层的孔暴露的第一焊盘。多个第二上导体部中的每一个包括从上绝缘层的孔暴露的第二焊
盘。第一焊盘的至少一部分在下绝缘层的孔内与第一下导体部直接接触。第二焊盘位于下绝缘层的任意孔的外侧。第二焊盘的顶表面高于第一焊盘的顶表面。
[0011]本专利技术的一个方面是一种半导体封装的制造方法。该方法包括：制造包括多个第一焊盘和多个第二焊盘的多层叠板；制备包括多个第一焊料凸块和多个第二焊料凸块的芯片；在多个第二焊料凸块与多个第二焊盘接触的状态下将多个第二焊料凸块回流焊接；在将多个第二焊料凸块回流焊接之后，在多个第一焊料凸块与多个第一焊盘接触的状态下将多个第一焊料凸块回流焊接；将多个第一焊料凸块与多个第一焊盘绑定；以及将多个第二焊料凸块与多个第二焊盘绑定。制造多层叠板包括：形成下导体层；在下导体层的上方形成下绝缘层；在下绝缘层的上方形成上导体层；以及在上导体层的上方形成上绝缘层。下导体层包括多个第一下导体部。上导体层包括多个第一上导体部和多个第二上导体部。多个第一上导体部中的每一个包括从上绝缘层的孔暴露的第一焊盘。多个第二上导体部中的每一个包括从上绝缘层的孔暴露的第二焊盘。第一焊盘的至少一部分在下绝缘层的孔内与第一下导体部直接接触。第二焊盘位于下绝缘层的任意孔的外侧。第二焊盘的顶表面高于第一焊盘的顶表面。
[0012]本专利技术的一个方面能够实现高度精确的芯片安装和高效制造。
[0013]应当理解，上面的概述和以下详细描述都是示例性和解释性的，而不是对本专利技术的限制。
附图说明
[0014]图1A是示意性地示出本说明书的实施方式中的多层叠板的结构示例的俯视图；
[0015]图1B示意性地示出了沿图1A中的剖面线IB
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IB的剖面结构；
[0016]图1C示意性地示出了沿图1A中的剖面线IC
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IC的剖面结构；
[0017]图1D示意性地示出了沿图1A中的剖面线ID
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ID的剖面结构；
[0018]图2是示意性地示出了与多层叠板焊接的芯片的剖视图；
[0019]图3A是用于说明由焊料凸块的回流焊接引起的芯片的自对准的示意图；
[0020]图3B是用于说明由焊料凸块的回流焊接引起的芯片的自对准的示意图；
[0021]图3C是用于说明由焊料凸块的回流焊接引起的芯片的自对准的示意图；
[0022]图4A示出了制造多层叠板的步骤；
[0023]图4B示出了制造多层叠板的步骤；
[0024]图4C示出了制造多层叠板的步骤；
[0025]图4D示出了制造多层叠板的步骤；
[0026]图4E示出了制造多层叠板的步骤；
[0027]图5A示出了制造多层叠板的步骤；
[0028]图5B示出了制造多层叠板的步骤；
[0029]图5C示出了制造多层叠板的步骤；
[0030]图5D示出了制造多层叠板的步骤；
[0031]图5E示出了制造多层叠板的步骤；
[0032]图5F示出了制造多层叠板的步骤；
[0033]图5G示出了制造多层叠板的步骤；
[0034]图5H示出了制造多层叠板的步骤；
[0035]图5I示出了制造多层叠板的步骤；
[0036]图5J示出了制造多层叠板的步骤；
[0037]图5K示出了制造多层叠板的步骤；
[0038]图6示出了焊料凸块的厚度G以及第一焊盘与第二焊盘的顶表面的高度之差ΔH；
[0039]图7示出了第一焊盘的厚度t以及下绝缘层的开口宽度W之间的关系；
[0040]图8A提供了多层叠板的部件的具体尺寸的示例；
[0041]图8B提供了多层叠板的部件的具体尺寸的示例；
[0042]图8C提供了多层叠板的部件的具体尺寸的示例；
[0043]图8D示出了放置在多层叠板上时处于初始位置的半导体芯片；以及
[0044]图8E示出了由图8D中的虚线E包围的部分的细节。
具体实施方式
[0045]在下文中，将参照附图描述本专利技术的实施方式。需要说明的是，实施方式仅是实施本专利技术的示例，并不用于限制本专利技术的技术范围。为了清楚地理解本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多层叠板，具有再分布层，所述再分布层通过倒装芯片绑定将芯片安装在所述多层叠板上，所述多层叠板包括：上绝缘层；下导体层，所述下导体层位于所述上绝缘层的下方，并且包括多个第一下导体部；上导体层，所述上导体层位于所述下导体层与所述上绝缘层之间并且包括多个第一上导体部以及多个第二上导体部；以及下绝缘层，所述下绝缘层位于所述下导体层与所述上导体层之间，其中，所述多个第一上导体部中的每一个包括从所述上绝缘层的孔暴露的第一焊盘，其中，所述多个第二上导体部中的每一个包括从所述上绝缘层的孔暴露的第二焊盘，其中，所述第一焊盘的至少一部分在所述下绝缘层的孔内与所述第一下导体部直接接触，其中，所述第二焊盘位于所述下绝缘层的任意孔的外侧，并且其中，所述第二焊盘的顶表面高于所述第一焊盘的顶表面。2.根据权利要求1所述的多层叠板，其中，所述下导体层包括多个第二下导体部，并且其中，所述下绝缘层的一部分介于所述第二焊盘与所述第二下导体部之间。3.根据权利要求2所述的多层叠板，其中，所述第二焊盘的面积大于所述第一焊盘的面积。4.根据权利要求2所述的多层叠板，其中，所述第二焊盘位于所述第一焊盘和所述第二焊盘的阵列的外端上。5.根据权利要求2所述的多层叠板，其中，所述多个第二上导体部中的每一个在从所述第二焊盘延伸的部分被所述上绝缘层覆盖，并且从所述第二焊盘延伸的所述部分在所述下绝缘层的孔内与所述第二下导体部接触。6.根据权利要求1所述的多层叠板，其中，所述第一焊盘所位于的所述下绝缘层的所述孔的宽度大于或等于所述第一焊盘的厚度的两倍。7.一种半导体封装...

【专利技术属性】
技术研发人员：藤田明，
申请(专利权)人：上海天马微电子有限公司，
类型：发明
国别省市：